JP4887563B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関するものであり、より詳細には、最近注目されているスーパーコネクト（巨大配線とも言う）を用いた半導体装置に関する。
【０００２】
【従来の技術】
スーパーコネクトは、幅５〜１０μｍ程度の配線層を用いた配線技術であり、半導体装置の高速化及び低電力化を可能とする。
【０００３】
巨大配線は、微細加工で形成する通常の配線に対し、次のような利点がある。
▲１▼幅が広いため電気抵抗が小さい。
▲２▼バルクとの絶縁層の層間が厚く、また巨大配線間の配線間隔が広いため寄生容量が小さい。
▲３▼以上より、巨大配線の時定数は非常に低く高速動作に向いている。
【０００４】
また、半導体装置の実装面積は年々縮小されており、ＢＧＡ（ボール・グリッド・アレイ）などの高密度実装技術が発達してきた。これは、半導体チップ表面にバンプをアレー状に並べて外部電極とするものである。このとき、半導体チップの回路からバンプに配線する方法として、再配線技術がある。この再配線も幅の広い配線であり、巨大配線である。
【０００５】
【発明が解決しようとする課題】
本発明は、従来再配線として利用されている巨大配線をチップに形成された回路間で信号を伝送する配線として用い、高速かつ低電力消費の半導体装置を提供することを目的とする。
【０００６】
本発明の目的をより特定すれば、ウェハ試験（ウェハプローバーを用いて、パターン形成後のウェハ上のチップの良品、不良品を選別する試験）やその後のチップ試験（回路の論理機能や電気的特性を試験）などの各種試験や、実装された状態での動作を考慮して構成された配線構造を有する半導体装置を提供する。
【０００７】
【課題を解決するための手段】
本発明は、回路間を接続する第１の配線と、前記回路間を接続する第２の配線と、前記回路間で信号を伝送するために、前記第１及び第２の配線のいずれか一方を選択する切り替え回路とを有し、前記第２の配線は前記第１の配線よりも幅が広く、前記切り替え回路は、前記第１の配線が形成され前記第２の配線が形成されていない段階では前記第１の配線を選択し、前記第１の配線及び前記第２の配線が形成された段階では前記第２の配線を選択する回路であり、前記第２の配線は、前記切り替え回路により恒久的に選択されており、前記第１の配線は、前記切り替え回路により恒久的に非選択とされている半導体装置である。
【０００８】
上記配線構造を別の観点から特定すると、前記第２の配線は前記第１の配線より上層に形成されているとも言える。
【００１０】
以上のように、異なる形態の第１及び第２の配線を選択的に使用することで、高速かつ低電力消費の半導体装置を提供することができる。
【００１１】
【発明の実施の形態】
まず、本発明の理解を容易にするために、図１を参照して、半導体装置の一例であるロジックチップを説明する。
【００１２】
図１は、ロジックチップの一般的な構成を示すブロック図である。図示するロジックチップ１０は、５つの機能ブロック１１〜１５、外部とのインタフェースを形成するＩ／Ｏ回路１６、及び外部から供給されるクロックをバッファリングして内部回路に供給するクロック（ＣＬＫ）バッファ１７を有する。機能ブロック１１〜１５、Ｉ／Ｏ回路１６及びクロックバッファ１７の間には、バス１８やクロック信号線１９が設けられている。バス１８やクロック信号線１９は、一般的な微細加工技術で形成される信号線（以下、通常配線と言う）である。バス１８は、データ、アドレス、制御信号などを伝送する。クロック信号線１９は、クロックバッファ１７でバッファリングされたクロックを各部に供給する。
【００１３】
バス１８とクロック信号線１９は、チップ内の信号線の中で比較的長い。このような比較的長い信号線に対し、以下に説明する巨大配線を設ける。
【００１４】
図２は、本発明の第１の実施の形態による半導体装置の構成を示すブロック図である。
【００１５】
図示する半導体装置１００はロジックチップ（ロジックデバイス）であり、図１に示すロジックチップ１０のように、機能ブロック２１〜２５、外部とのインタフェースを形成するＩ／Ｏ回路２６、及び外部から供給されるクロックをバッファリングして内部回路に供給するクロック（ＣＬＫ）バッファ２７を有する。また、ロジックチップ１００は同様に、微細加工技術で形成される通常配線によるバス２８及びクロック信号線２９を有する。
【００１６】
ロジックチップ１００は更に、巨大配線で形成されるバス３１及び巨大配線で形成されるクロック信号線３２、及び切り替え回路３０を具備する。各機能ブロック２１〜２５、Ｉ／Ｏ回路２６及びクロックバッファ２７は、切り替え回路３０が出力する信号Ｓ１に従い、選択的にバス２８とバス３１のいずれか一方及びクロック信号線２９と３２のいずれか一方に接続される。
【００１７】
図３は、通常配線によるバス２８やクロック信号線２９と、巨大配線で形成されるバス３１やクロック信号線３２の関係を示すための模式的な断面図である。
【００１８】
半導体基板４０上（チップ面上）には、多層配線層４２が形成されている。多層配線層４２は、多層に構成された配線層４２ａ、４２ｂを有する。各配線層４２ａ、４２ｂはポリイミドなどの絶縁層で絶縁され、最上部の配線層４２ｂ上にはポリイミドなどの絶縁層が設けられている。図３では、便宜上、多層配線層４２の絶縁層を一括して参照番号４１で示してある。バス２８とクロック信号線２９は、多層配線層４２内の配線であり、通常の微細加工で形成される通常配線である。
【００１９】
多層配線層４２は電極４３を有する。電極４３はコンタクト部４５、４６及び中間の配線層を介して、半導体基板４０に形成された拡散層４４に電気的に接続される。
【００２０】
絶縁層４７上には、巨大配線層４８が形成されている。バス３１及びクロック信号線３２の各信号線は、巨大配線層４８で形成される。巨大配線層４８は、コンタクト部３３で電極４３とコンタクトしている。電極４３は、絶縁層４１に設けられたコンタクトホールから露出している。コンタクト部３３は、絶縁層４１、４７に形成されたコンタクトホールに巨大配線層４８が入り込んで電極４３に接続する構成である。巨大配線層４８の幅及び厚みは多層配線層４２の配線層４２ａ、４２ｂよりも大きく、例えば５〜１０μｍである。
【００２１】
巨大配線層４８の上には、カバー膜４９が設けられている。カバー膜４９は開口部（スルーホール）を有し、そこから巨大配線層４８が露出している。開口部には、巨大配線層４８上に形成された他のチップとの接続用の電極５０が設けられている。電極５０はバンプなどである。
【００２２】
なお、電極５０はマルチチップ半導体装置を形成するために、他のチップとチップ面を向かい合わせにして重ねたときに、他のチップに設けられた電極とコンタクトするためのものである。従って、このような目的がない場合には、電極５０は不要である。つまり、巨大配線４８はカバー膜４９で完全に覆われる。
【００２３】
図２に戻り、上記のような巨大配線で形成されるバス３１の各信号線とクロック信号線３２は、コンタクト部３３を介して各機能ブロック２１〜２５に接続されている。また、バス３１はコンタクト部３３を介してＩ／Ｏ回路２６に接続されている。更に、クロック信号線３２はコンタクト部３３を介してクロックバッファ２７に接続されている。
【００２４】
図４は、図２に示す切り替え回路３０内に設けられ他バス切り替え回路の構成、及び一例として機能ブロック２１と２５の間の通常配線によるバス２８のうちの信号線２８ｉと、巨大配線によるバス３１の対応する信号線３１ｉと、機能ブロック２１と２５の関連する部分の回路構成を示す図である。バス２８や３１は、信号を一方向に伝送する部分と、双方向に伝送する部分とを含む。図４は、信号を機能ブロック２１から機能ブロック２５に一方向に伝送する構成例である。一方向に伝送される信号は、例えば、制御信号やアドレス信号などである。
【００２５】
機能ブロック２１はドライバ５１を具備する。ドライバ５１は、内部回路からの信号ＳＧＬを、制御線３４を通る切り替え信号Ｓ１で指示された方の信号線（２８ｉと３１ｉのいずれか一方）に出力する。トライバ５１は、インバータ５２、５３、５４、及びＮＡＮＤゲート５５、５６で構成される。切り替え信号Ｓ１がハイレベル（Ｈ）にあると、ＮＡＮＤゲート５６は活性化され、ＮＡＮＤゲート５５は非活性化される。よって、内部回路からの信号ＳＧＬは、ＮＡＮＤゲート５６及びインバータ５４を介して、通常配線によるバス２８の信号線２８ｉに送出される。反対に、切り替え信号Ｓ１がローレベル（Ｌ）にあると、ＮＡＮＤゲート５５は活性化され、ＮＡＮＤゲート５６は非活性化される。よって、内部回路からの信号ＳＧＬは、ＮＡＮＤゲート５５及びインバータ５３を介して、巨大配線によるバス３１の信号線３１ｉに送出される。
【００２６】
バス切り替え回路３０Ａは、巨大配線６１、抵抗６２及びインバータ６３を有する。巨大配線６１と抵抗６２の直列回路は、電源電圧ＶＣＣとグランドＶＳＳとの間に設けられている。巨大配線が形成されていない時は、インバータ６３の入力はグランドレベルＶＳＳとなり、切り替え信号Ｓ１はＨである。巨大配線６１が形成されると、切り替え信号Ｓ１はＨとなる。
【００２７】
機能ブロック２５は、レシーバ５７を有する。レシーバ５７は、ＮＯＲゲート５８、インバータ５９及びＮチャネルのＭＯＳトランジスタなどの電界効果トランジスタ（ＦＥＴ）で構成される。切り替え信号Ｓ１がＨの時、トランジスタ６０がＯＮして通常配線によるバス２８の信号線２８ｉが選択される。反対に、切り替え信号Ｓ１がＬの時、トランジスタ６０がＯＦＦして巨大配線によるバス３１の信号線３１ｉが選択される。選択された信号はインバータ５９を通り、機能ブロック２５の図示しない内部回路に出力される。
【００２８】
ここで、バス切り替え回路３０Ａの切り替えは、以下に説明するウェハ試験やチップ試験を考慮して、次の通り行われる。
【００２９】
ウェハ試験は、ウェハプローバーを用いて、パターン形成後のウェハ上のチップの良品、不良品を選別する目的をもつ。そして、不良品と判定された場合、不良部分を予め設けられた冗長手段でリペアする。この際、フューズをレーザなどで溶断する。フューズは、図３に示す多層配線層４２内に設けられ、絶縁膜４１に設けられた開口（リペア用の窓）から露出している。絶縁層４７を設け、その上に巨大配線４８を形成してしまうと、上記リペア用の窓が塞がってしまう。よって、ウェハ試験は巨大配線を形成する工程の前に実施する必要がある。
【００３０】
巨大配線を形成する前には、図４に示す構成のうち巨大配線による信号線３１ｉは形成されていない。また、バス切り替え回路３０Ａの巨大配線６１も形成されていない。よって、切り替え信号Ｓ１はＨとなり、既に形成されている通常配線による信号線２８ｉが選択される。
【００３１】
このようにしてウェハ試験を実施した後に、図３に示す巨大配線４８や６１が形成される。巨大配線４８は正規の配線となるものなので、巨大配線４８を設けた後に試験（チップ試験）しなければならない。その際、通常配線による信号線２８ｉはもはや不要である。この信号線２８ｉが接続されたままだと、この寄生容量が巨大配線による信号線３１ｉに付加されてしまい問題である。
【００３２】
ウェハ試験を実施した後にバス切り替え回路３０Ａの巨大配線６１が形成されるので、チップ試験時には切り替え信号Ｓ１はＬとなる。よって、巨大配線による信号線３１ｉが選択される。巨大配線６１は配線されたままになるので、巨大配線による信号線３１ｉが恒久的に選択される。巨大配線は前述した利点を有するので、図２に示す半導体装置１００は遅延時間が短く、消費電力が少ないものとなる。
【００３３】
図５は、通常配線によるクロック信号線２９と巨大配線による信号線３２との制御に係る構成を示す図である。クロックは、クロックバッファ２７からクロック信号線２９又は３２を通り、各機能ブロック１１〜１５に一方向に伝送される。
【００３４】
クロックバッファ２７は、外部クロック端子６４に接続されたクロック入力回路６５及びドライバ６６を有する。ドライバ６６は、インバータ６７、６８、６９、及びＮＡＮＤゲート７０、７１を有する。各機能ブロック１１〜１５はレシーバ７２を具備する。レシーバ７２は、ＮＯＲゲート７３、インバータ７４、及びＮチャネルトランジスタ７５を具備する。
【００３５】
クロック信号線切り替え回路３０Ｂは、図２に示す切り替え回路３０内に設けられ、図４に示すバス切り替え回路３０Ａと同一構成である。すなわち、図示するように、クロック信号線切り替え回路３０Ｂは、巨大配線６１ａ、抵抗６２ａ及びインバータ６３ａを有する。図４及び図５の構成では、バス切り替え回路３０Ａとクロック信号線切り替え回路３０Ｂとは別に設けられている。従って、制御線３４Ａは図３に示す制御線３４と別に設けられている。しかし、どちらか一方の切り替え回路のみを設け、バス切り替えとクロック信号線切り替えとで共用しても良い。
【００３６】
切り替え信号Ｓ１はＨの場合、ドライバ６６及びレシーバ７２は通常配線によるクロック信号線２９を選択する。反対に、切り替え信号Ｓ１がＬの場合、ドライバ６６及びレシーバ７２は巨大配線によるクロック信号線３２を選択する。
【００３７】
図６は、図２に示すバス２９、３２のうち、データを伝送するデータバス及びこれに係る構成を示すブロック図である。図６では、通常配線によるバス２８のうちの１本のデータバス線を２８ｊとし、巨大配線によるバス３１のうちの１本のデータバス線を３１ｊとして示してある。
【００３８】
データバス線２８ｊ、３１ｊ上をデータＤＡＴＡが双方向に伝送されるので、各機能ブロック２１〜２５（図６では機能ブロック２１と２５のみが図示されている）は、各データバス線毎にドライバ及びレシーバを具備する。より具体的に説明すると、機能ブロック２１はドライバ８１とレシーバ２８を有し、機能ブロック２５は、ドライバ１０１とレシーバ１０２を有する。
【００３９】
機能ブロック２１のドライバ８１は、インバータ８３、８４、９０、９１、ＮＡＮＤゲート８７、９９、ＮＯＲゲート８５、８６、９２、９３、Ｐチャネルトランジスタ８８、９５、Ｎチャネルトランジスタ８９、９６を有する。機能ブロック２１のレシーバ８２は、ＮＯＲゲート９７、インバータ９８及びＮチャネルトランジスタ９９を有する。
【００４０】
ドライバ８１は、内部回路からＨのイネーブル信号ＥＮ１を受けると活性化される。バス切り替え回路３０ＡがＨの切り替え信号を出力すると、ＮＯＲゲート９２にはＬレベルの信号が入力するので活性化されるのに対し、ＮＯＲゲート８５にはＨレベルの信号が入力するので非活性化される。従って、データの値に応じてトランジスタ９５又は９６が駆動され、通常配線によるデータバス線２８ｊにデータが出力される。なお、切り替え信号Ｓ１がＨの時はインバータ１２２の出力がＬとなるので、データバス線２８ｊに接続されているＮチャネルトランジスタ１２１はＯＦＦである。
【００４１】
内部回路からＨのイネーブル信号ＥＮ１を受けた状態で、Ｌの切り替え信号がバス切り替え回路３０Ａから出力されると、ＮＯＲゲート８５が活性化され、ＮＯＲゲート９２が非活性化される。よって、データの値に応じてトランジスタ８８又は８９が駆動され、巨大配線によるデータバス線３１ｊにデータが出力される。なお、切り替え信号Ｓ１がＬの時はインバータ１２２の出力がＨとなるので、データバス線２８ｊに接続されているＮチャネルトランジスタ１２１はＯＮとなり、通常配線によるデータバス線２８ｊはグランドレベルＶＳＳに設定される。
【００４２】
上記ドライバ８１と同様に、機能ブロック２５のドライバ１０１は、インバータ１０３、１０４、１１０、１１１、ＮＡＮＤゲート１０７、１１４、ＮＯＲゲート１０５、１０６、１１２、１１３、Ｐチャネルトランジスタ１０８、１１５、Ｎチャネルトランジスタ１０９、１１６を有する。機能ブロック２５のレシーバ１０２は、ＮＯＲゲート１１７、インバータ１１８及びＮチャネルトランジスタ１１９を有する。ドライバ１０１及びレシーバ１０２の動作は前述したドライバ８１及びレシーバ８２の動作と同様である。
【００４３】
他の機能ブロックも同様に構成されている。
【００４４】
図７は、前述したバス切り替え回路３０Ａ及びクロック切り替え回路３０Ｂの他の構成例を示す図である。
【００４５】
図７（ａ）に示す構成は、抵抗１３１とインバータ１３２とフューズ１３３とからなる。抵抗１３１とフューズ１３３を電源電圧側ＶＣＣとグランドＶＳＳの間に接続する。フューズ１３３が接続されている時は、切り替え信号Ｓ１はＨとなる。フューズ１３３を溶断すると、切り替え信号はＬとなる。
【００４６】
図７（ｂ）に示す構成は、試験用パッド１３４、プルアップ抵抗１３５及びインバータ１３６からなる。巨大配線を形成する前に、試験用パッド１３４にプローブを当ててグランドレベルＶＳＳに設定することで、切り替え信号Ｓ１はＨとなる。試験用パッド１３４がオープンの状態では、切り替え信号Ｓ１はＬである。
【００４７】
図７（ｃ）に示す構成は、電極１３９、抵抗１４０及びインバータ１４１からなる。電極１３９は外部接続用の端子であり、例えば図３の突起電極５０で形成される。突起電極５０は、他のチップやボード１３７と当該半導体装置を接続した際、チップやボード１３７の電極１３８と接続される。例えば、チップ１３７と当該半導体装置（チップ）とを重ね合わせると、電極１３８と１３９がコンタクトする。これにより、電極１３８に与えられている電源電圧ＶＣＣが電極１３９にも与えられる。この結果、切り替え信号Ｓ１はＬとなる。つまり、当該半導体装置が使用される状態では、巨大配線によるバスやクロック信号線が選択される。
【００４８】
図７（ｄ）の構成は、モード選択回路で構成される。モード選択回路は例えば、ＤＲＡＭチップに搭載されており、外部からのコマンド信号やアドレス信号で指示される内部回路の動作モードを設定するものである。このようなモード選択回路を用いて、切り替え信号Ｓ１を設定する。
【００４９】
なお、図４〜６や図７（ａ）に示す切り替え回路３０Ａ、３０Ｂの構成はプログラマブルな素子を用いた回路である。
【００５０】
図８は、本発明の第２の実施の形態による半導体装置のブロック図である。
【００５１】
第２の実施の形態による半導体装置２００は、次の点を考慮したものである。ウェハ試験で通常配線を用いて動作させ、巨大配線を形成した後はこれを用いて動作させた場合、ウェハ試験と巨大配線後の動作（チップ試験や実装された場合の動作など）で、信号のタイミングが変わってしまう。これを防止した構成を有するのが、本発明の第２の実施の形態である。
【００５２】
図８において、各機能ブロック２１〜２５にはそれぞれ、クロックバッファ（クロックを受信する回路）１４５〜１４９が設けられている。なお、後述するように、クロックバッファ１４９は他のクロックバッファ１４５〜１４８と異なる回路構成である。各クロックバッファ１４５〜１４９にはそれぞれ、外部接続用のパッド（電極）１５０〜１５４が接続されている。パッド１５０〜１５４はそれぞれ、機能ブロック２１〜２５に近接した位置に形成されている。また、クロックバッファ１４５〜１４８には、巨大配線で形成されるクロック信号線１５６、及び制御線３４Ａが接続されている。クロック信号線１５６はコンタクト部１５７を介して各機能ブロック２１〜２５と接続される。各クロックバッファ１４５〜１４８は、クロック切り替え回路３０Ｂが出力するクロック切り替え信号Ｓ１に従い、パッド１５０〜１５３に与えられる外部からのクロックと、巨大配線１５６を通って供給される外部からのクロックのいずれか一方を選択して、選択したクロックを内部クロックとして機能ブロック２１〜２４に出力する。
【００５３】
パッド１５０〜１５４は、通常配線の配線層で形成されたものである。つまり、図３の電極４３に相当するものである。パッド１５５はパッド１５１〜１５４と同様に外部からのクロックを受けるものであるが、巨大配線層で形成されるものである。つまり、図３の電極５０に相当するものである。図３に示す電極５０はバンプであるが、平坦形状のパッドであっても良い。
【００５４】
電極１５４と１５５は機能ブロック２５に近接して配置されているため、機能ブロック２５には、バッファ１４９及び通常配線によるクロック信号線１５６Ａを介してのみ、外部からクロックが供給される。つまり、ウェハ試験時にはパッド１５４に与えられたクロックが供給され、巨大配線形成後のチップ試験や実装後の動作においてはパッド１５５に与えられたクロックが供給される。クロック信号線１５６Ａは短いので、どちらの場合も機能ブロック２５に与えられるクロックのタイミングは変わらない。
【００５５】
ウェハ試験時には、パッド１５０〜１５３に与えられた外部クロックがクロックバッファ１４５〜１４８を通って機能ブロック２１〜２４に同一タイミングで与えられる。この時、クロック切り替え信号Ｓ１はＨである。巨大配線形成後のチップ試験時には、クロック切り替え信号はＬとなり、パッド１５５に与えられた外部クロックは、バッファ１４９及び巨大配線によるクロック信号線１５６を通り機能ブロック２１〜２４に供給され、また通常配線によるクロック信号線１５６Ａを介して機能ブロック２５に供給される。クロック信号線１５６は巨大配線で形成されているのでクロックの遅延は小さく、またクロック信号線１５６Ａは短いのでクロックの遅延は小さい。
【００５６】
なお、クロックバッファ１４５は、バッファ１７３、インバータ１７４、ＮＯＲゲート１７５、Ｎチャネルトランジスタ１７６、１７７からなる。クロック切り替え信号Ｓ１がＨの時、トランジスタ１７７がオフしてクロック信号線１５６をディスエーブルとする。クロック切り替え信号Ｓ１がＬの時、トランジスタ１７６がオフしてパッド１５０をディスエーブルとする。クロックバッファ１４６〜１４８も同様な構成である。バッファ１４９や１７３は、例えばＣＭＯＳインバータの２段構成である。
【００５７】
ここで、通常配線層で形成されるパッド１５０〜１５４の数をＭとし、巨大配線層で形成されるパッド１５５の数をＮとした場合、Ｍ＞Ｎ≧１を満足するようにパッドを設ければ良い。図８の例では、Ｍ＝５、Ｎ＝１である。
【００５８】
図９に、本発明の第３の実施の形態による半導体装置を示す。第３の実施の形態による半導体装置３００は、上記第２の実施の形態を簡略化した変形例に相当する。
【００５９】
第３の実施の形態では、第２の実施の形態のクロックバッファ１４５〜１４８で行っていたクロックの選択を行わず、パッド１５０〜１５３と巨大配線で形成されるクロック信号線１５６をワイヤード・オアする。巨大配線層に形成されるパッド１５５から延びるクロック信号線１５６は、コンタクト部１５７を介してパッド１５０〜１５４に接続されるとともに、機能ブロック２１〜２５に近接して配置されたバッファ１４５Ａ〜１４９Ａの入力端子に接続される。バッファ１４５Ａ〜１４９Ａの出力端子はそれぞれ、機能ブロック２１〜２５に接続される。
【００６０】
バッファ１４５Ａ〜１４９Ａは、前述したバッファ１４９や１７３と同様に、例えばＣＭＯＳインバータを複数個従属接続したものである。
【００６１】
ウェハ試験時には、パッド１５０〜１５４に外部クロックを供給し、巨大配線後はパッド１５３に外部クロックを供給する。
【００６２】
上記構成の第３の実施の形態は、第２の実施の形態と比較して回路がシンプルである。しかし、第３の実施の形態は巨大配線後に外部クロックが複数のクロックバッファ１４５Ａ〜１４９Ａに接続されるため、クロック信号線１５６の負荷が増大し、高速動作には不利になる。つまり、高速動作を優先させるなら、第２の実施の形態が好ましい。
【００６３】
ここで、クロック信号線のように高いタイミング精度が要求される場合には、それを各部へ伝送する巨大配線の長さをできるだけ等しくすることがことましい。
【００６４】
図１０は、図２に示す構成において、クロック信号線３２を等配線長にした半導体装置４００を示す図である。図１０に示すクロック信号線３２ＡはノードＮ１で分岐する構成で、クロックバッファ２７から各機能ブロック２１〜２５までの距離は完全に等しいか、ほぼ等しい。配線距離に差があっても、必要とするタイミング精度が得られるのであれば問題ない。換言すれば、必要とするタイミング精度が得られる程度に配線距離の差を許容する。
【００６５】
図１１は、図８に示す構成において、クロック信号線１５６を等配線長にした半導体装置５００を示す図である。図１１に示すクロック信号線１５６ＡはノードＮ１で分岐する構成で、クロックバッファ１４９から各機能ブロック２１〜２５までの距離は完全に等しいか、ほぼ等しい。配線距離に差があっても、必要とするタイミング精度が得られるのであれば問題ない。換言すれば、必要とするタイミング精度が得られる程度に配線距離の差を許容する。なお、半導体装置５００は、図８に示すクロックバッファ１４９に代えて、パッド１８２が接続されたクロックバッファ１８１を用いている。クロックバッファ１８１は、クロックバッファ１４５と同一構成である。
【００６６】
以上、本発明の実施の形態を説明した。本発明は上記実施の形態に限定されるものではなく、様々な実施の形態を含むものである。例えば、上記実施の形態はロジックチップの例であったが、その他のチップ、例えばメモリチップや、機能ブロックとメモリが混在したチップなど様々な形態の半導体装置を含むものである。
（付記）
（付記１） 回路間を接続する第１の配線と、
前記回路間を接続する第２の配線と、
前記回路間で信号を伝送するために、前記第１及び第２の配線のいずれか一方を選択する切り替え回路とを有し、
前記第２の配線は前記第１の配線よりも大きいサイズの半導体装置。
【００６７】
（付記２） 回路間を接続する第１の配線と
前記回路間を接続する第２の配線と、
前記回路間で信号を伝送するために、前記第１及び第２の配線のいずれか一方を選択する切り替え回路とを有し、
前記第２の配線は前記第１の配線より上層に形成されている半導体装置。
【００６８】
（付記３） 回路間を接続する第１の配線と
前記回路間を接続する第２の配線と、
前記回路間で信号を伝送するために、前記第１及び第２の配線のいずれか一方を選択する切り替え回路とを有し、
前記第１の配線はウェハ試験時に使用される配線であり、前記第２の配線はウェハ試験後の動作時に使用される配線である半導体装置。
【００６９】
（付記４） 前記第１及び第２の配線は同一信号を伝送する配線である付記１ないし３のいずれか一項記載の半導体装置。
【００７０】
（付記５） 前記第１及び第２の配線は、アドレス、データ、制御信号、クロックのすくなくとも１つを伝送する配線である付記１ないし４のいずれか一項記載の半導体装置。
【００７１】
（付記６） 前記第１の配線は、前記第２の配線が形成されていない段階で動作可能であり、この場合には、前記第１の配線を介して回路間で信号が伝送される付記１ないし５のいずれか一項記載の半導体装置。
【００７２】
（付記７） 前記切り替え回路は、前記第２の配線が形成された後では、当該第２の配線を固定的に選択する付記１ないし６のいずれか一項記載の半導体装置。
【００７３】
（付記８） 前記切り替え回路は、選択された配線のみを前記回路間に電気的に接続する付記１ないし７のいずれか一項記載の半導体装置。
【００７４】
（付記９） 前記切り替え回路は、プルグラマブルである付記１ないし８のいずれか一項記載の半導体装置。
【００７５】
（付記１０） 前記第２の配線は、同一長さの信号線を含むことを特徴とする付記１ないし９のいずれか一項記載の半導体装置。
【００７６】
（付記１１） チップ上に形成される第１の配線層と、これよりも上層に形成される第２の配線層とを具備し、第１の配線層に形成される第１の電極の数をＭとし、第２の配線層に形成される第２の電極の数をＮとし、第１及び第２の電極は同一信号を受信する場合、Ｍ＞Ｎ≧１の条件が満足される半導体装置。
【００７７】
（付記１２） 付記１１記載の半導体装置は、Ｍ個の第１の電極に各々設けた受信回路を有し、
第１の所定状態では、第１の電極に与えられた信号が第１の配線層を通り内部回路に与えられ、第２の所定状態では、第２の電極に与えられた信号が第２の配線層を通り前記内部回路に与えられる半導体装置。
【００７８】
【発明の効果】
以上説明したように、本発明によれば、異なる形態の配線を選択的に用いることで、高速かつ低電力消費の半導体装置を提供することができる。
【図面の簡単な説明】
【図１】ロジックチップの一般的な構成を示すブロック図である。
【図２】本発明の第１の実施の形態による半導体装置の構成を示すブロック図である。
【図３】図２に示す半導体装置の断面を模式的に示す図である。
【図４】図２に示す構成のうち、アドレスや制御信号など一方向に伝送される信号に係る部分を詳細に示す図である。
【図５】図２に示す構成のうち、クロックの伝送に係る部分を詳細に示す図である。
【図６】図２に示す構成のうち、データの伝送に係る部分を詳細に示す図である。
【図７】切り替え回路の構成例を示す図である。
【図８】本発明の第２の実施の形態による半導体装置を示すブロック図である。
【図９】本発明の第３の実施の形態による半導体装置を示すブロック図である。
【図１０】図２に示す半導体装置のクロック信号線を等配線長にした半導体装置を示す図である。
【図１１】図８に示す半導体装置のクロック信号線を等配線長にした半導体装置を示す図である。
【符号の説明】
２８ 通常配線によるバス
２９ 通常配線によるクロック信号線
３１ 巨大配線によるバス
３２ 巨大配線によるクロック信号線
３２Ａ 巨大配線によるクロック信号線
１５６ 巨大配線によるクロック信号線
１５６Ａ 巨大配線によるクロック信号線
【発明の属する技術分野】
本発明は半導体装置に関するものであり、より詳細には、最近注目されているスーパーコネクト（巨大配線とも言う）を用いた半導体装置に関する。
【０００２】
【従来の技術】
スーパーコネクトは、幅５〜１０μｍ程度の配線層を用いた配線技術であり、半導体装置の高速化及び低電力化を可能とする。
【０００３】
巨大配線は、微細加工で形成する通常の配線に対し、次のような利点がある。
▲１▼幅が広いため電気抵抗が小さい。
▲２▼バルクとの絶縁層の層間が厚く、また巨大配線間の配線間隔が広いため寄生容量が小さい。
▲３▼以上より、巨大配線の時定数は非常に低く高速動作に向いている。
【０００４】
また、半導体装置の実装面積は年々縮小されており、ＢＧＡ（ボール・グリッド・アレイ）などの高密度実装技術が発達してきた。これは、半導体チップ表面にバンプをアレー状に並べて外部電極とするものである。このとき、半導体チップの回路からバンプに配線する方法として、再配線技術がある。この再配線も幅の広い配線であり、巨大配線である。
【０００５】
【発明が解決しようとする課題】
本発明は、従来再配線として利用されている巨大配線をチップに形成された回路間で信号を伝送する配線として用い、高速かつ低電力消費の半導体装置を提供することを目的とする。
【０００６】
本発明の目的をより特定すれば、ウェハ試験（ウェハプローバーを用いて、パターン形成後のウェハ上のチップの良品、不良品を選別する試験）やその後のチップ試験（回路の論理機能や電気的特性を試験）などの各種試験や、実装された状態での動作を考慮して構成された配線構造を有する半導体装置を提供する。
【０００７】
【課題を解決するための手段】
本発明は、回路間を接続する第１の配線と、前記回路間を接続する第２の配線と、前記回路間で信号を伝送するために、前記第１及び第２の配線のいずれか一方を選択する切り替え回路とを有し、前記第２の配線は前記第１の配線よりも幅が広く、前記切り替え回路は、前記第１の配線が形成され前記第２の配線が形成されていない段階では前記第１の配線を選択し、前記第１の配線及び前記第２の配線が形成された段階では前記第２の配線を選択する回路であり、前記第２の配線は、前記切り替え回路により恒久的に選択されており、前記第１の配線は、前記切り替え回路により恒久的に非選択とされている半導体装置である。
【０００８】
上記配線構造を別の観点から特定すると、前記第２の配線は前記第１の配線より上層に形成されているとも言える。
【００１０】
以上のように、異なる形態の第１及び第２の配線を選択的に使用することで、高速かつ低電力消費の半導体装置を提供することができる。
【００１１】
【発明の実施の形態】
まず、本発明の理解を容易にするために、図１を参照して、半導体装置の一例であるロジックチップを説明する。
【００１２】
図１は、ロジックチップの一般的な構成を示すブロック図である。図示するロジックチップ１０は、５つの機能ブロック１１〜１５、外部とのインタフェースを形成するＩ／Ｏ回路１６、及び外部から供給されるクロックをバッファリングして内部回路に供給するクロック（ＣＬＫ）バッファ１７を有する。機能ブロック１１〜１５、Ｉ／Ｏ回路１６及びクロックバッファ１７の間には、バス１８やクロック信号線１９が設けられている。バス１８やクロック信号線１９は、一般的な微細加工技術で形成される信号線（以下、通常配線と言う）である。バス１８は、データ、アドレス、制御信号などを伝送する。クロック信号線１９は、クロックバッファ１７でバッファリングされたクロックを各部に供給する。
【００１３】
バス１８とクロック信号線１９は、チップ内の信号線の中で比較的長い。このような比較的長い信号線に対し、以下に説明する巨大配線を設ける。
【００１４】
図２は、本発明の第１の実施の形態による半導体装置の構成を示すブロック図である。
【００１５】
図示する半導体装置１００はロジックチップ（ロジックデバイス）であり、図１に示すロジックチップ１０のように、機能ブロック２１〜２５、外部とのインタフェースを形成するＩ／Ｏ回路２６、及び外部から供給されるクロックをバッファリングして内部回路に供給するクロック（ＣＬＫ）バッファ２７を有する。また、ロジックチップ１００は同様に、微細加工技術で形成される通常配線によるバス２８及びクロック信号線２９を有する。
【００１６】
ロジックチップ１００は更に、巨大配線で形成されるバス３１及び巨大配線で形成されるクロック信号線３２、及び切り替え回路３０を具備する。各機能ブロック２１〜２５、Ｉ／Ｏ回路２６及びクロックバッファ２７は、切り替え回路３０が出力する信号Ｓ１に従い、選択的にバス２８とバス３１のいずれか一方及びクロック信号線２９と３２のいずれか一方に接続される。
【００１７】
図３は、通常配線によるバス２８やクロック信号線２９と、巨大配線で形成されるバス３１やクロック信号線３２の関係を示すための模式的な断面図である。
【００１８】
半導体基板４０上（チップ面上）には、多層配線層４２が形成されている。多層配線層４２は、多層に構成された配線層４２ａ、４２ｂを有する。各配線層４２ａ、４２ｂはポリイミドなどの絶縁層で絶縁され、最上部の配線層４２ｂ上にはポリイミドなどの絶縁層が設けられている。図３では、便宜上、多層配線層４２の絶縁層を一括して参照番号４１で示してある。バス２８とクロック信号線２９は、多層配線層４２内の配線であり、通常の微細加工で形成される通常配線である。
【００１９】
多層配線層４２は電極４３を有する。電極４３はコンタクト部４５、４６及び中間の配線層を介して、半導体基板４０に形成された拡散層４４に電気的に接続される。
【００２０】
絶縁層４７上には、巨大配線層４８が形成されている。バス３１及びクロック信号線３２の各信号線は、巨大配線層４８で形成される。巨大配線層４８は、コンタクト部３３で電極４３とコンタクトしている。電極４３は、絶縁層４１に設けられたコンタクトホールから露出している。コンタクト部３３は、絶縁層４１、４７に形成されたコンタクトホールに巨大配線層４８が入り込んで電極４３に接続する構成である。巨大配線層４８の幅及び厚みは多層配線層４２の配線層４２ａ、４２ｂよりも大きく、例えば５〜１０μｍである。
【００２１】
巨大配線層４８の上には、カバー膜４９が設けられている。カバー膜４９は開口部（スルーホール）を有し、そこから巨大配線層４８が露出している。開口部には、巨大配線層４８上に形成された他のチップとの接続用の電極５０が設けられている。電極５０はバンプなどである。
【００２２】
なお、電極５０はマルチチップ半導体装置を形成するために、他のチップとチップ面を向かい合わせにして重ねたときに、他のチップに設けられた電極とコンタクトするためのものである。従って、このような目的がない場合には、電極５０は不要である。つまり、巨大配線４８はカバー膜４９で完全に覆われる。
【００２３】
図２に戻り、上記のような巨大配線で形成されるバス３１の各信号線とクロック信号線３２は、コンタクト部３３を介して各機能ブロック２１〜２５に接続されている。また、バス３１はコンタクト部３３を介してＩ／Ｏ回路２６に接続されている。更に、クロック信号線３２はコンタクト部３３を介してクロックバッファ２７に接続されている。
【００２４】
図４は、図２に示す切り替え回路３０内に設けられ他バス切り替え回路の構成、及び一例として機能ブロック２１と２５の間の通常配線によるバス２８のうちの信号線２８ｉと、巨大配線によるバス３１の対応する信号線３１ｉと、機能ブロック２１と２５の関連する部分の回路構成を示す図である。バス２８や３１は、信号を一方向に伝送する部分と、双方向に伝送する部分とを含む。図４は、信号を機能ブロック２１から機能ブロック２５に一方向に伝送する構成例である。一方向に伝送される信号は、例えば、制御信号やアドレス信号などである。
【００２５】
機能ブロック２１はドライバ５１を具備する。ドライバ５１は、内部回路からの信号ＳＧＬを、制御線３４を通る切り替え信号Ｓ１で指示された方の信号線（２８ｉと３１ｉのいずれか一方）に出力する。トライバ５１は、インバータ５２、５３、５４、及びＮＡＮＤゲート５５、５６で構成される。切り替え信号Ｓ１がハイレベル（Ｈ）にあると、ＮＡＮＤゲート５６は活性化され、ＮＡＮＤゲート５５は非活性化される。よって、内部回路からの信号ＳＧＬは、ＮＡＮＤゲート５６及びインバータ５４を介して、通常配線によるバス２８の信号線２８ｉに送出される。反対に、切り替え信号Ｓ１がローレベル（Ｌ）にあると、ＮＡＮＤゲート５５は活性化され、ＮＡＮＤゲート５６は非活性化される。よって、内部回路からの信号ＳＧＬは、ＮＡＮＤゲート５５及びインバータ５３を介して、巨大配線によるバス３１の信号線３１ｉに送出される。
【００２６】
バス切り替え回路３０Ａは、巨大配線６１、抵抗６２及びインバータ６３を有する。巨大配線６１と抵抗６２の直列回路は、電源電圧ＶＣＣとグランドＶＳＳとの間に設けられている。巨大配線が形成されていない時は、インバータ６３の入力はグランドレベルＶＳＳとなり、切り替え信号Ｓ１はＨである。巨大配線６１が形成されると、切り替え信号Ｓ１はＨとなる。
【００２７】
機能ブロック２５は、レシーバ５７を有する。レシーバ５７は、ＮＯＲゲート５８、インバータ５９及びＮチャネルのＭＯＳトランジスタなどの電界効果トランジスタ（ＦＥＴ）で構成される。切り替え信号Ｓ１がＨの時、トランジスタ６０がＯＮして通常配線によるバス２８の信号線２８ｉが選択される。反対に、切り替え信号Ｓ１がＬの時、トランジスタ６０がＯＦＦして巨大配線によるバス３１の信号線３１ｉが選択される。選択された信号はインバータ５９を通り、機能ブロック２５の図示しない内部回路に出力される。
【００２８】
ここで、バス切り替え回路３０Ａの切り替えは、以下に説明するウェハ試験やチップ試験を考慮して、次の通り行われる。
【００２９】
ウェハ試験は、ウェハプローバーを用いて、パターン形成後のウェハ上のチップの良品、不良品を選別する目的をもつ。そして、不良品と判定された場合、不良部分を予め設けられた冗長手段でリペアする。この際、フューズをレーザなどで溶断する。フューズは、図３に示す多層配線層４２内に設けられ、絶縁膜４１に設けられた開口（リペア用の窓）から露出している。絶縁層４７を設け、その上に巨大配線４８を形成してしまうと、上記リペア用の窓が塞がってしまう。よって、ウェハ試験は巨大配線を形成する工程の前に実施する必要がある。
【００３０】
巨大配線を形成する前には、図４に示す構成のうち巨大配線による信号線３１ｉは形成されていない。また、バス切り替え回路３０Ａの巨大配線６１も形成されていない。よって、切り替え信号Ｓ１はＨとなり、既に形成されている通常配線による信号線２８ｉが選択される。
【００３１】
このようにしてウェハ試験を実施した後に、図３に示す巨大配線４８や６１が形成される。巨大配線４８は正規の配線となるものなので、巨大配線４８を設けた後に試験（チップ試験）しなければならない。その際、通常配線による信号線２８ｉはもはや不要である。この信号線２８ｉが接続されたままだと、この寄生容量が巨大配線による信号線３１ｉに付加されてしまい問題である。
【００３２】
ウェハ試験を実施した後にバス切り替え回路３０Ａの巨大配線６１が形成されるので、チップ試験時には切り替え信号Ｓ１はＬとなる。よって、巨大配線による信号線３１ｉが選択される。巨大配線６１は配線されたままになるので、巨大配線による信号線３１ｉが恒久的に選択される。巨大配線は前述した利点を有するので、図２に示す半導体装置１００は遅延時間が短く、消費電力が少ないものとなる。
【００３３】
図５は、通常配線によるクロック信号線２９と巨大配線による信号線３２との制御に係る構成を示す図である。クロックは、クロックバッファ２７からクロック信号線２９又は３２を通り、各機能ブロック１１〜１５に一方向に伝送される。
【００３４】
クロックバッファ２７は、外部クロック端子６４に接続されたクロック入力回路６５及びドライバ６６を有する。ドライバ６６は、インバータ６７、６８、６９、及びＮＡＮＤゲート７０、７１を有する。各機能ブロック１１〜１５はレシーバ７２を具備する。レシーバ７２は、ＮＯＲゲート７３、インバータ７４、及びＮチャネルトランジスタ７５を具備する。
【００３５】
クロック信号線切り替え回路３０Ｂは、図２に示す切り替え回路３０内に設けられ、図４に示すバス切り替え回路３０Ａと同一構成である。すなわち、図示するように、クロック信号線切り替え回路３０Ｂは、巨大配線６１ａ、抵抗６２ａ及びインバータ６３ａを有する。図４及び図５の構成では、バス切り替え回路３０Ａとクロック信号線切り替え回路３０Ｂとは別に設けられている。従って、制御線３４Ａは図３に示す制御線３４と別に設けられている。しかし、どちらか一方の切り替え回路のみを設け、バス切り替えとクロック信号線切り替えとで共用しても良い。
【００３６】
切り替え信号Ｓ１はＨの場合、ドライバ６６及びレシーバ７２は通常配線によるクロック信号線２９を選択する。反対に、切り替え信号Ｓ１がＬの場合、ドライバ６６及びレシーバ７２は巨大配線によるクロック信号線３２を選択する。
【００３７】
図６は、図２に示すバス２９、３２のうち、データを伝送するデータバス及びこれに係る構成を示すブロック図である。図６では、通常配線によるバス２８のうちの１本のデータバス線を２８ｊとし、巨大配線によるバス３１のうちの１本のデータバス線を３１ｊとして示してある。
【００３８】
データバス線２８ｊ、３１ｊ上をデータＤＡＴＡが双方向に伝送されるので、各機能ブロック２１〜２５（図６では機能ブロック２１と２５のみが図示されている）は、各データバス線毎にドライバ及びレシーバを具備する。より具体的に説明すると、機能ブロック２１はドライバ８１とレシーバ２８を有し、機能ブロック２５は、ドライバ１０１とレシーバ１０２を有する。
【００３９】
機能ブロック２１のドライバ８１は、インバータ８３、８４、９０、９１、ＮＡＮＤゲート８７、９９、ＮＯＲゲート８５、８６、９２、９３、Ｐチャネルトランジスタ８８、９５、Ｎチャネルトランジスタ８９、９６を有する。機能ブロック２１のレシーバ８２は、ＮＯＲゲート９７、インバータ９８及びＮチャネルトランジスタ９９を有する。
【００４０】
ドライバ８１は、内部回路からＨのイネーブル信号ＥＮ１を受けると活性化される。バス切り替え回路３０ＡがＨの切り替え信号を出力すると、ＮＯＲゲート９２にはＬレベルの信号が入力するので活性化されるのに対し、ＮＯＲゲート８５にはＨレベルの信号が入力するので非活性化される。従って、データの値に応じてトランジスタ９５又は９６が駆動され、通常配線によるデータバス線２８ｊにデータが出力される。なお、切り替え信号Ｓ１がＨの時はインバータ１２２の出力がＬとなるので、データバス線２８ｊに接続されているＮチャネルトランジスタ１２１はＯＦＦである。
【００４１】
内部回路からＨのイネーブル信号ＥＮ１を受けた状態で、Ｌの切り替え信号がバス切り替え回路３０Ａから出力されると、ＮＯＲゲート８５が活性化され、ＮＯＲゲート９２が非活性化される。よって、データの値に応じてトランジスタ８８又は８９が駆動され、巨大配線によるデータバス線３１ｊにデータが出力される。なお、切り替え信号Ｓ１がＬの時はインバータ１２２の出力がＨとなるので、データバス線２８ｊに接続されているＮチャネルトランジスタ１２１はＯＮとなり、通常配線によるデータバス線２８ｊはグランドレベルＶＳＳに設定される。
【００４２】
上記ドライバ８１と同様に、機能ブロック２５のドライバ１０１は、インバータ１０３、１０４、１１０、１１１、ＮＡＮＤゲート１０７、１１４、ＮＯＲゲート１０５、１０６、１１２、１１３、Ｐチャネルトランジスタ１０８、１１５、Ｎチャネルトランジスタ１０９、１１６を有する。機能ブロック２５のレシーバ１０２は、ＮＯＲゲート１１７、インバータ１１８及びＮチャネルトランジスタ１１９を有する。ドライバ１０１及びレシーバ１０２の動作は前述したドライバ８１及びレシーバ８２の動作と同様である。
【００４３】
他の機能ブロックも同様に構成されている。
【００４４】
図７は、前述したバス切り替え回路３０Ａ及びクロック切り替え回路３０Ｂの他の構成例を示す図である。
【００４５】
図７（ａ）に示す構成は、抵抗１３１とインバータ１３２とフューズ１３３とからなる。抵抗１３１とフューズ１３３を電源電圧側ＶＣＣとグランドＶＳＳの間に接続する。フューズ１３３が接続されている時は、切り替え信号Ｓ１はＨとなる。フューズ１３３を溶断すると、切り替え信号はＬとなる。
【００４６】
図７（ｂ）に示す構成は、試験用パッド１３４、プルアップ抵抗１３５及びインバータ１３６からなる。巨大配線を形成する前に、試験用パッド１３４にプローブを当ててグランドレベルＶＳＳに設定することで、切り替え信号Ｓ１はＨとなる。試験用パッド１３４がオープンの状態では、切り替え信号Ｓ１はＬである。
【００４７】
図７（ｃ）に示す構成は、電極１３９、抵抗１４０及びインバータ１４１からなる。電極１３９は外部接続用の端子であり、例えば図３の突起電極５０で形成される。突起電極５０は、他のチップやボード１３７と当該半導体装置を接続した際、チップやボード１３７の電極１３８と接続される。例えば、チップ１３７と当該半導体装置（チップ）とを重ね合わせると、電極１３８と１３９がコンタクトする。これにより、電極１３８に与えられている電源電圧ＶＣＣが電極１３９にも与えられる。この結果、切り替え信号Ｓ１はＬとなる。つまり、当該半導体装置が使用される状態では、巨大配線によるバスやクロック信号線が選択される。
【００４８】
図７（ｄ）の構成は、モード選択回路で構成される。モード選択回路は例えば、ＤＲＡＭチップに搭載されており、外部からのコマンド信号やアドレス信号で指示される内部回路の動作モードを設定するものである。このようなモード選択回路を用いて、切り替え信号Ｓ１を設定する。
【００４９】
なお、図４〜６や図７（ａ）に示す切り替え回路３０Ａ、３０Ｂの構成はプログラマブルな素子を用いた回路である。
【００５０】
図８は、本発明の第２の実施の形態による半導体装置のブロック図である。
【００５１】
第２の実施の形態による半導体装置２００は、次の点を考慮したものである。ウェハ試験で通常配線を用いて動作させ、巨大配線を形成した後はこれを用いて動作させた場合、ウェハ試験と巨大配線後の動作（チップ試験や実装された場合の動作など）で、信号のタイミングが変わってしまう。これを防止した構成を有するのが、本発明の第２の実施の形態である。
【００５２】
図８において、各機能ブロック２１〜２５にはそれぞれ、クロックバッファ（クロックを受信する回路）１４５〜１４９が設けられている。なお、後述するように、クロックバッファ１４９は他のクロックバッファ１４５〜１４８と異なる回路構成である。各クロックバッファ１４５〜１４９にはそれぞれ、外部接続用のパッド（電極）１５０〜１５４が接続されている。パッド１５０〜１５４はそれぞれ、機能ブロック２１〜２５に近接した位置に形成されている。また、クロックバッファ１４５〜１４８には、巨大配線で形成されるクロック信号線１５６、及び制御線３４Ａが接続されている。クロック信号線１５６はコンタクト部１５７を介して各機能ブロック２１〜２５と接続される。各クロックバッファ１４５〜１４８は、クロック切り替え回路３０Ｂが出力するクロック切り替え信号Ｓ１に従い、パッド１５０〜１５３に与えられる外部からのクロックと、巨大配線１５６を通って供給される外部からのクロックのいずれか一方を選択して、選択したクロックを内部クロックとして機能ブロック２１〜２４に出力する。
【００５３】
パッド１５０〜１５４は、通常配線の配線層で形成されたものである。つまり、図３の電極４３に相当するものである。パッド１５５はパッド１５１〜１５４と同様に外部からのクロックを受けるものであるが、巨大配線層で形成されるものである。つまり、図３の電極５０に相当するものである。図３に示す電極５０はバンプであるが、平坦形状のパッドであっても良い。
【００５４】
電極１５４と１５５は機能ブロック２５に近接して配置されているため、機能ブロック２５には、バッファ１４９及び通常配線によるクロック信号線１５６Ａを介してのみ、外部からクロックが供給される。つまり、ウェハ試験時にはパッド１５４に与えられたクロックが供給され、巨大配線形成後のチップ試験や実装後の動作においてはパッド１５５に与えられたクロックが供給される。クロック信号線１５６Ａは短いので、どちらの場合も機能ブロック２５に与えられるクロックのタイミングは変わらない。
【００５５】
ウェハ試験時には、パッド１５０〜１５３に与えられた外部クロックがクロックバッファ１４５〜１４８を通って機能ブロック２１〜２４に同一タイミングで与えられる。この時、クロック切り替え信号Ｓ１はＨである。巨大配線形成後のチップ試験時には、クロック切り替え信号はＬとなり、パッド１５５に与えられた外部クロックは、バッファ１４９及び巨大配線によるクロック信号線１５６を通り機能ブロック２１〜２４に供給され、また通常配線によるクロック信号線１５６Ａを介して機能ブロック２５に供給される。クロック信号線１５６は巨大配線で形成されているのでクロックの遅延は小さく、またクロック信号線１５６Ａは短いのでクロックの遅延は小さい。
【００５６】
なお、クロックバッファ１４５は、バッファ１７３、インバータ１７４、ＮＯＲゲート１７５、Ｎチャネルトランジスタ１７６、１７７からなる。クロック切り替え信号Ｓ１がＨの時、トランジスタ１７７がオフしてクロック信号線１５６をディスエーブルとする。クロック切り替え信号Ｓ１がＬの時、トランジスタ１７６がオフしてパッド１５０をディスエーブルとする。クロックバッファ１４６〜１４８も同様な構成である。バッファ１４９や１７３は、例えばＣＭＯＳインバータの２段構成である。
【００５７】
ここで、通常配線層で形成されるパッド１５０〜１５４の数をＭとし、巨大配線層で形成されるパッド１５５の数をＮとした場合、Ｍ＞Ｎ≧１を満足するようにパッドを設ければ良い。図８の例では、Ｍ＝５、Ｎ＝１である。
【００５８】
図９に、本発明の第３の実施の形態による半導体装置を示す。第３の実施の形態による半導体装置３００は、上記第２の実施の形態を簡略化した変形例に相当する。
【００５９】
第３の実施の形態では、第２の実施の形態のクロックバッファ１４５〜１４８で行っていたクロックの選択を行わず、パッド１５０〜１５３と巨大配線で形成されるクロック信号線１５６をワイヤード・オアする。巨大配線層に形成されるパッド１５５から延びるクロック信号線１５６は、コンタクト部１５７を介してパッド１５０〜１５４に接続されるとともに、機能ブロック２１〜２５に近接して配置されたバッファ１４５Ａ〜１４９Ａの入力端子に接続される。バッファ１４５Ａ〜１４９Ａの出力端子はそれぞれ、機能ブロック２１〜２５に接続される。
【００６０】
バッファ１４５Ａ〜１４９Ａは、前述したバッファ１４９や１７３と同様に、例えばＣＭＯＳインバータを複数個従属接続したものである。
【００６１】
ウェハ試験時には、パッド１５０〜１５４に外部クロックを供給し、巨大配線後はパッド１５３に外部クロックを供給する。
【００６２】
上記構成の第３の実施の形態は、第２の実施の形態と比較して回路がシンプルである。しかし、第３の実施の形態は巨大配線後に外部クロックが複数のクロックバッファ１４５Ａ〜１４９Ａに接続されるため、クロック信号線１５６の負荷が増大し、高速動作には不利になる。つまり、高速動作を優先させるなら、第２の実施の形態が好ましい。
【００６３】
ここで、クロック信号線のように高いタイミング精度が要求される場合には、それを各部へ伝送する巨大配線の長さをできるだけ等しくすることがことましい。
【００６４】
図１０は、図２に示す構成において、クロック信号線３２を等配線長にした半導体装置４００を示す図である。図１０に示すクロック信号線３２ＡはノードＮ１で分岐する構成で、クロックバッファ２７から各機能ブロック２１〜２５までの距離は完全に等しいか、ほぼ等しい。配線距離に差があっても、必要とするタイミング精度が得られるのであれば問題ない。換言すれば、必要とするタイミング精度が得られる程度に配線距離の差を許容する。
【００６５】
図１１は、図８に示す構成において、クロック信号線１５６を等配線長にした半導体装置５００を示す図である。図１１に示すクロック信号線１５６ＡはノードＮ１で分岐する構成で、クロックバッファ１４９から各機能ブロック２１〜２５までの距離は完全に等しいか、ほぼ等しい。配線距離に差があっても、必要とするタイミング精度が得られるのであれば問題ない。換言すれば、必要とするタイミング精度が得られる程度に配線距離の差を許容する。なお、半導体装置５００は、図８に示すクロックバッファ１４９に代えて、パッド１８２が接続されたクロックバッファ１８１を用いている。クロックバッファ１８１は、クロックバッファ１４５と同一構成である。
【００６６】
以上、本発明の実施の形態を説明した。本発明は上記実施の形態に限定されるものではなく、様々な実施の形態を含むものである。例えば、上記実施の形態はロジックチップの例であったが、その他のチップ、例えばメモリチップや、機能ブロックとメモリが混在したチップなど様々な形態の半導体装置を含むものである。
（付記）
（付記１） 回路間を接続する第１の配線と、
前記回路間を接続する第２の配線と、
前記回路間で信号を伝送するために、前記第１及び第２の配線のいずれか一方を選択する切り替え回路とを有し、
前記第２の配線は前記第１の配線よりも大きいサイズの半導体装置。
【００６７】
（付記２） 回路間を接続する第１の配線と
前記回路間を接続する第２の配線と、
前記回路間で信号を伝送するために、前記第１及び第２の配線のいずれか一方を選択する切り替え回路とを有し、
前記第２の配線は前記第１の配線より上層に形成されている半導体装置。
【００６８】
（付記３） 回路間を接続する第１の配線と
前記回路間を接続する第２の配線と、
前記回路間で信号を伝送するために、前記第１及び第２の配線のいずれか一方を選択する切り替え回路とを有し、
前記第１の配線はウェハ試験時に使用される配線であり、前記第２の配線はウェハ試験後の動作時に使用される配線である半導体装置。
【００６９】
（付記４） 前記第１及び第２の配線は同一信号を伝送する配線である付記１ないし３のいずれか一項記載の半導体装置。
【００７０】
（付記５） 前記第１及び第２の配線は、アドレス、データ、制御信号、クロックのすくなくとも１つを伝送する配線である付記１ないし４のいずれか一項記載の半導体装置。
【００７１】
（付記６） 前記第１の配線は、前記第２の配線が形成されていない段階で動作可能であり、この場合には、前記第１の配線を介して回路間で信号が伝送される付記１ないし５のいずれか一項記載の半導体装置。
【００７２】
（付記７） 前記切り替え回路は、前記第２の配線が形成された後では、当該第２の配線を固定的に選択する付記１ないし６のいずれか一項記載の半導体装置。
【００７３】
（付記８） 前記切り替え回路は、選択された配線のみを前記回路間に電気的に接続する付記１ないし７のいずれか一項記載の半導体装置。
【００７４】
（付記９） 前記切り替え回路は、プルグラマブルである付記１ないし８のいずれか一項記載の半導体装置。
【００７５】
（付記１０） 前記第２の配線は、同一長さの信号線を含むことを特徴とする付記１ないし９のいずれか一項記載の半導体装置。
【００７６】
（付記１１） チップ上に形成される第１の配線層と、これよりも上層に形成される第２の配線層とを具備し、第１の配線層に形成される第１の電極の数をＭとし、第２の配線層に形成される第２の電極の数をＮとし、第１及び第２の電極は同一信号を受信する場合、Ｍ＞Ｎ≧１の条件が満足される半導体装置。
【００７７】
（付記１２） 付記１１記載の半導体装置は、Ｍ個の第１の電極に各々設けた受信回路を有し、
第１の所定状態では、第１の電極に与えられた信号が第１の配線層を通り内部回路に与えられ、第２の所定状態では、第２の電極に与えられた信号が第２の配線層を通り前記内部回路に与えられる半導体装置。
【００７８】
【発明の効果】
以上説明したように、本発明によれば、異なる形態の配線を選択的に用いることで、高速かつ低電力消費の半導体装置を提供することができる。
【図面の簡単な説明】
【図１】ロジックチップの一般的な構成を示すブロック図である。
【図２】本発明の第１の実施の形態による半導体装置の構成を示すブロック図である。
【図３】図２に示す半導体装置の断面を模式的に示す図である。
【図４】図２に示す構成のうち、アドレスや制御信号など一方向に伝送される信号に係る部分を詳細に示す図である。
【図５】図２に示す構成のうち、クロックの伝送に係る部分を詳細に示す図である。
【図６】図２に示す構成のうち、データの伝送に係る部分を詳細に示す図である。
【図７】切り替え回路の構成例を示す図である。
【図８】本発明の第２の実施の形態による半導体装置を示すブロック図である。
【図９】本発明の第３の実施の形態による半導体装置を示すブロック図である。
【図１０】図２に示す半導体装置のクロック信号線を等配線長にした半導体装置を示す図である。
【図１１】図８に示す半導体装置のクロック信号線を等配線長にした半導体装置を示す図である。
【符号の説明】
２８ 通常配線によるバス
２９ 通常配線によるクロック信号線
３１ 巨大配線によるバス
３２ 巨大配線によるクロック信号線
３２Ａ 巨大配線によるクロック信号線
１５６ 巨大配線によるクロック信号線
１５６Ａ 巨大配線によるクロック信号線
Claims (6)
- 回路間を接続する第１の配線と、
前記回路間を接続する第２の配線と、
前記回路間で信号を伝送するために、前記第１及び第２の配線のいずれか一方を選択する切り替え回路とを有し、
前記第２の配線は前記第１の配線よりも幅が広く、
前記切り替え回路は、前記第１の配線が形成され前記第２の配線が形成されていない段階では前記第１の配線を選択し、前記第１の配線及び前記第２の配線が形成された段階では前記第２の配線を選択する回路であり、
前記第２の配線は、前記切り替え回路により恒久的に選択されており、前記第１の配線は、前記切り替え回路により恒久的に非選択とされている半導体装置。 - 回路間を接続する第１の配線と
前記回路間を接続する第２の配線と、
前記回路間で信号を伝送するために、前記第１及び第２の配線のいずれか一方を選択する切り替え回路とを有し、
前記第２の配線は前記第１の配線よりも上層に形成されており、
前記切り替え回路は、前記第１の配線が形成され前記第２の配線が形成されていない段階では前記第１の配線を選択し、前記第１の配線及び前記第２の配線が形成された段階では前記第２の配線を選択する回路であり、
前記第２の配線は、前記切り替え回路により恒久的に選択されており、前記第１の配線は、前記切り替え回路により恒久的に非選択とされている半導体装置。 - 前記第１及び第２の配線は同一信号を伝送する配線である請求項１又は２記載の半導体装置。
- 前記切り替え回路は、選択された配線のみを前記回路間に電気的に接続する請求項１ないし３のいずれか一項記載の半導体装置。
- 前記切り替え回路は、プログラマブルである請求項１ないし４のいずれか一項記載の半導体装置。
- 前記第１の配線は、第１の回路と複数の回路との間をそれぞれ接続し、
前記第２の配線は、前記第１の回路と前記複数の回路との間をそれぞれ接続し、
前記第１の回路と前記複数の回路との間を接続する各第２の配線は同一長さである請求項１ないし５のいずれか一項記載の半導体装置。
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