JPH08264739A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【構成】ＭＯＳＦＥＴからなるベーシックセルをアレイ
状に配置し、自動配置配線手法により配線を行って任意
の論理回路を構成するゲートアレイ等の半導体装置にお
いて、初段のインバータ８は信号入力をピン定義されて
いるゲートで受け次段のインバータ９・１０に伝達す
る。インバータ８からの出力を、インバータ９はゲート
材で受けインバート動作を起こし、インバータ１０はイ
ンバータ９のポリシリコン、タングステンまたはボリブ
デンポリサイド等のゲート材を配線とする信号経路を通
らずに、アルミニウムの低抵抗配線材による論理的に並
列な配線を経由して受け、インバータ動作に入る。 【効果】インバータ１０がインバータ９に比較して大き
な遅延なくインバータ動作に入ることになり、シミュレ
ーションにより確認されているＩＣの動作に対して信頼
性の高いレイアウトパターンを生成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＯＳＦＥＴからなる
ベーシックセルをアレイ状に配置し、自動配置配線手法
により配線を行って任意の論理回路を構成する半導体装
置（以下、Ｇ／Ａ等と記す）に関する。

【０００２】

【従来の技術】従来の手法では、複数箇所に信号接続可
能であるようなピン定義されているポリシリコン、タン
グステンまたはボリブデンポリサイド等のゲート材に、
そのセルへの入力信号を自動配置配線により接続し、か
つそのゲート材の他の部位から他セルに信号配線を接続
する場合に、結果的に図３に示すようにゲート材を配線
として使用して要求される論理を完成させていた。

【０００３】

【発明が解決しようとする課題】Ｇ／Ａ等に於てチップ
レベルの配線効率を上げるためには、セル上のピンはベ
ーシックセルの中心部に存在させるよりも、中心部まで
信号配線を引き込まなくて良い分、周辺部に存在させる
方がよい。そのため図４の様にベーシックセルに於て自
動配置配線装置にとってのピン定義をゲート材として使
用しているポリシリコン、タングステンまたはボリブデ
ンポリサイド等に持たせることがある。

【０００４】この様なＧ／Ａ等に於て自動配置配線を行
うと、システムはセル内に定義されている同一ピンを電
気的にまったく等価と判断するため、図２（ａ）に示す
様な論理回路に対して図３の様な配線を行い論理を完成
させることがある。ところで、一般的にゲート材に使用
されるポリシリコン、タングステンまたはボリブデンポ
リサイド等は一般に配線材として使用されるアルミニウ
ムに比較して３桁程度シート抵抗が高い。また製造技術
の進歩と共にゲート長もハーフミクロンまでの微細化が
すすむ中で、その抵抗は大きなものとなってきている。
ゲート材のポリシリコン、タングステンまたはボリブデ
ンポリサイド等は膜厚にもよるが数オーム〜数十オーム
／□程度、ゲート材の形状比を４０と仮定すると３００
〜数ｋオーム程度となり、高速化が要求されている集積
回路にとってその容量と併せて、遅延は重大となってき
た。ここでは簡便化の為に２つに分岐する論理回路を例
として示したが、３分岐以上も十分に予測でき、そのゲ
ート材による配線抵抗とその負荷容量は直列に接続され
る可能性を持ち、その影響は益々大きくなる。結果的に
図２（ｂ）に示される様な等価回路となりその配線遅延
からシミュレーションと誤差が大きく生じＩＣの誤動作
の原因にもなるという問題点を有していた。

【０００５】そこで本発明は、ゲート材をピンとして定
義した半導体装置従来のこの様な自動配置配線手法によ
るＩＣのシミュレーションとの誤差を無くし、ＩＣの不
良を無くすことを目的とする。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体装置は、ゲート材による配線部分に
前記ゲート材以外の配線材による論理的に並列な配線を
有することを特徴とする。

【０００７】

【作用】上記のように構成された半導体装置に於て、ポ
リシリコン、タングステンまたはボリブデンポリサイド
等のゲート材による配線部分にアルミニウムの低抵抗配
線材による論理的に並列な配線を有することにより、Ｉ
Ｃの誤動作を無くすことが出来るのである。

【０００８】

【実施例】以下に本発明の実施例を図面に基づいて説明
する。図１は本発明のポリシリコン、タングステンまた
はボリブデンポリサイド等のゲート材による配線部分に
アルミニウムの低抵抗配線材による論理的に並列な配線
を有する半導体装置のレイアウトパターン図例である。
図２（ａ）の論理を実レイアウトパターンのイメージで
表現してある。例として使用したベーシックセルは図４
に示すようにＰチャンネルトランジスタ２個、Ｎチャン
ネルトランジスタ２個により構成され、Ｐチャンネルト
ランジスタとＮチャンネルトランジスタのゲートが分離
されていないものである。簡便化のために基板電位供給
のためのストッパーやウェル、他のセルや配線は省略し
てある。４は電源ライン、５はＧＮＤライン、６はセル
外部配線（自動配置配線）、７はコンタクトセル、８は
初段のインバータ、９、１０は次段のインバータであ
る。図１の左上からの信号入力を初段のインバータ８の
中でピン定義されているゲートで受け、その出力信号を
次段のインバータ２個に伝達している。次段のインバー
タ９はその出力信号をそのゲート材で受けインバート動
作を起こし、インバータ１０はインバータ９のゲート材
を配線とする信号経路を通らずに、本発明によるポリシ
リコン、タングステンまたはボリブデンポリサイド等の
ゲート材による配線部分にアルミニウムの低抵抗配線材
による論理的に並列な配線を経由して、インバータ９に
比較して大きな遅延なくインバータ動作に入ることにな
り、デバイスシミュレーション、論理シミュレーション
等により確認されているＩＣの動作に対して信頼性の高
いレイアウトパターンを生成することが可能である。

【０００９】また、本実施例ではチャネル型Ｇ／Ａをと
りあげたが、全面敷き詰め型Ｇ／Ａでも、またＰチャン
ネルトランジスタとＮチャンネルトランジスタのゲート
が分離されているベーシックセル、もしくは４個以外の
トランジスタが１つのベーシックセルに含まれているも
のに於ても同様の効果が得られる。

【００１０】また、本実施例ではベーシックセル１段を
通過したと仮定して書き進めたが、２ベーシックセル以
上をまたがるレイアウトに対しての効果は、直列抵抗と
しての作用をするため、本例に示した以上のものであ
る。

【００１１】

【発明の効果】本発明の半導体装置は、以上説明したよ
うに、ポリシリコン、タングステンまたはボリブデンポ
リサイド等のゲート材による配線部分にアルミニウムの
低抵抗配線材による論理的に並列な配線を有することに
より、デバイスシミュレーション、論理シミュレーショ
ン等により確認されているＩＣの動作に対して信頼性の
高いレイアウトパターンを生成する効果がある。

【図面の簡単な説明】

【図１】本発明のポリシリコン、タングステンまたはボ
リブデンポリサイド等のゲート材による配線部分にアル
ミニウムの低抵抗配線材による論理的に並列な配線を有
する半導体装置のレイアウトパターン図例。

【図２】図１及び図３の論理回路図（ａ）とその等価回
路図（ｂ）。

【図３】従来のポリシリコン、タングステンまたはボリ
ブデンポリサイド等のゲート材をピン定義した場合のレ
イアウトパターン図。

【図４】代表的なベーシックセル図。

【符号の説明】

１ ピン定義されているゲート ２ Ｐ形拡散領域 ３ Ｎ形拡散領域 ４ 電源ライン ５ ＧＮＤライン ６ セル外部配線 ６Ａ アルミニウム等の低抵抗配線材による論理的
に並列な配線 ７ コンタクトセル ８ 初段のインバータ ９ 次段のインバータ１ １０ 次段のインバータ２ １１ ポリシリコン、タングステンまたはボリブ
デンポリサイド等のゲート材を配線として使用した場合
の等価回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】ＭＯＳＦＥＴからなるベーシックセルをア
   レイ状に配置し、自動配置配線手法により配線を行って
   任意の論理回路を構成する半導体装置に於て、あるピン
   に接続された入力がそのセル自身への信号入力以外にゲ
   ート材を経てそのゲート材の他の部位からセル外部配線
   と接続され、他のセルの入力信号へ接続する場合に、ゲ
   ート材配線部分に前記ゲート材料以外の配線材による論
   理的に並列な配線を有することを特徴とする半導体装
   置。