JP2507089B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2507089B2 JP2507089B2 JP26847089A JP26847089A JP2507089B2 JP 2507089 B2 JP2507089 B2 JP 2507089B2 JP 26847089 A JP26847089 A JP 26847089A JP 26847089 A JP26847089 A JP 26847089A JP 2507089 B2 JP2507089 B2 JP 2507089B2
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- JP
- Japan
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- fuse
- transistors
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- semiconductor device
- transistor
- Prior art date
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- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路、例えば、メモリーセルの
不良を予備のメモリーセルと切り換える、いわゆる冗長
ヒューズ回路のアドレス入力部に使用される半導体装
置。
不良を予備のメモリーセルと切り換える、いわゆる冗長
ヒューズ回路のアドレス入力部に使用される半導体装
置。
従来の技術 近年、半導体集積回路は、大容量化に伴い、チップ面
積の制約などから、サブミクロン化やレイアウト面積の
縮小化が進んでいる。
積の制約などから、サブミクロン化やレイアウト面積の
縮小化が進んでいる。
以下に従来の技術について図面を参照しながら説明す
る。第４図は第１の従来例の回路図、第５図はそのレイ
アウト図である。また、第６図は第２の従来例の回路図
である。第４図，第５図で、例えば、信号線１に順方向
信号が入力された場合、ドレイン出力部ノードＡとＢを
グランドレベルに落とす構造となっている。ドレイン出
力部ノードＡとＢまたはＣとＤが同一であれば、トラン
ジスタを２つにする必要はないが、ここで、第２の従来
例のようなヒューズイ，ロ，ハ，ニの各回路のように、
ノードの異なる例を考える。通常、ノードＥとＦはハイ
レベル（“H"）とする。ここで、例えばノードＦをハイ
レベルに保ったまま、ノードＥをローレベルに落とすた
めにヒューズを１本切断すると、ヒューズロを切断し、
信号線１の入力は順方向、信号線２の入力は逆方向の信
号を入れる。すると、ノードＥのレベルは、ヒューズイ
とトランジスタＱ1を介し、ローレベルに落ち、ノード
Ｆは、ヒューズロが切断され、そして、トランジスタＱ
3とＱ4も閉じているため、ハイレベルに保たれる。とこ
ろが、ヒューズイとロ、および同ハとニに対するトラン
ジスタがそれぞれ１つずつで、ドレイン出力部で、ヒュ
ーズイとロ、ヒューズハとニが共通になっていたとする
と、上記のような信号とヒューズの設定の場合、ノード
Ｆはヒューズニとヒューズハを介して、ノードＥ、つま
りローレベルに落ちてしまい誤動作してしまう。したが
ってゲート入力信号が同一でドレイン出力部ノードの異
なる回路については、図に示すように、A,B,C,Dの各ノ
ードに１つのトランジスタが必要である。以上のような
背景から、ゲート入力信号が同一で、出力部ノードの異
なる複数のトランジスタに対し、従来例では、各トラン
ジスタごとにグランドを設けた、いわゆる、並列に接続
した構造をとっている。動作的には、前述のように、ヒ
ューズイとロ、ヒューズハとニの間にトランジスタが設
置されており、それが閉じることにより、イとロ，ハと
ニの各ヒューズを介する経路は断たれるような回路とな
っている。
る。第４図は第１の従来例の回路図、第５図はそのレイ
アウト図である。また、第６図は第２の従来例の回路図
である。第４図，第５図で、例えば、信号線１に順方向
信号が入力された場合、ドレイン出力部ノードＡとＢを
グランドレベルに落とす構造となっている。ドレイン出
力部ノードＡとＢまたはＣとＤが同一であれば、トラン
ジスタを２つにする必要はないが、ここで、第２の従来
例のようなヒューズイ，ロ，ハ，ニの各回路のように、
ノードの異なる例を考える。通常、ノードＥとＦはハイ
レベル（“H"）とする。ここで、例えばノードＦをハイ
レベルに保ったまま、ノードＥをローレベルに落とすた
めにヒューズを１本切断すると、ヒューズロを切断し、
信号線１の入力は順方向、信号線２の入力は逆方向の信
号を入れる。すると、ノードＥのレベルは、ヒューズイ
とトランジスタＱ1を介し、ローレベルに落ち、ノード
Ｆは、ヒューズロが切断され、そして、トランジスタＱ
3とＱ4も閉じているため、ハイレベルに保たれる。とこ
ろが、ヒューズイとロ、および同ハとニに対するトラン
ジスタがそれぞれ１つずつで、ドレイン出力部で、ヒュ
ーズイとロ、ヒューズハとニが共通になっていたとする
と、上記のような信号とヒューズの設定の場合、ノード
Ｆはヒューズニとヒューズハを介して、ノードＥ、つま
りローレベルに落ちてしまい誤動作してしまう。したが
ってゲート入力信号が同一でドレイン出力部ノードの異
なる回路については、図に示すように、A,B,C,Dの各ノ
ードに１つのトランジスタが必要である。以上のような
背景から、ゲート入力信号が同一で、出力部ノードの異
なる複数のトランジスタに対し、従来例では、各トラン
ジスタごとにグランドを設けた、いわゆる、並列に接続
した構造をとっている。動作的には、前述のように、ヒ
ューズイとロ、ヒューズハとニの間にトランジスタが設
置されており、それが閉じることにより、イとロ，ハと
ニの各ヒューズを介する経路は断たれるような回路とな
っている。
発明が解決しようとする課題 しかしながら、従来の構造では、各トランジスタのソ
ース部をすべて接地した、並列配置の構造のため、第５
図のように、レイアウト的にＸ方向の幅が広くなり、例
えばヒューズ回路では、ヒューズのピッチ方向の幅がレ
イアウト上で問題になるが、ドレイン出力先のヒューズ
とヒューズの間のピッチを狭くしてもヒューズに付随す
る回路のヒューズ方向のピッチ幅を狭くできないという
問題点を有している。また、レイアウトの自動化という
面でセルの形状は矩形であるのが望ましいが、従来例で
は凸形状になってしまう問題点を有している。
ース部をすべて接地した、並列配置の構造のため、第５
図のように、レイアウト的にＸ方向の幅が広くなり、例
えばヒューズ回路では、ヒューズのピッチ方向の幅がレ
イアウト上で問題になるが、ドレイン出力先のヒューズ
とヒューズの間のピッチを狭くしてもヒューズに付随す
る回路のヒューズ方向のピッチ幅を狭くできないという
問題点を有している。また、レイアウトの自動化という
面でセルの形状は矩形であるのが望ましいが、従来例で
は凸形状になってしまう問題点を有している。
本発明は、上記従来の問題点を解決するもので、動作
は従来と同じくして、レイアウト的に、例えば、ヒュー
ズ回路のヒューズに付随する部において、ヒューズピッ
チ方向の幅を狭め、セル形状を矩形に近ずけることので
きる半導体装置を提供することを目的とする。
は従来と同じくして、レイアウト的に、例えば、ヒュー
ズ回路のヒューズに付随する部において、ヒューズピッ
チ方向の幅を狭め、セル形状を矩形に近ずけることので
きる半導体装置を提供することを目的とする。
課題を解決するための手段 この目的を達成するために本発明の半導体装置は、ゲ
ート入力が同一のトランジスタでドレイン出力の異なる
複数のトランジスタにおいて、その隣接するトランジス
タのソースとドレインを接続し、その一端のソースを接
地した構成を有している。
ート入力が同一のトランジスタでドレイン出力の異なる
複数のトランジスタにおいて、その隣接するトランジス
タのソースとドレインを接続し、その一端のソースを接
地した構成を有している。
作用 この構成により、従来例のように各トランジスタごと
にグランドを設ける必要はなく、レイアウト的に従来例
のＸ方向の幅を狭められ、セル形状的にも矩形に近ずけ
ることができる。
にグランドを設ける必要はなく、レイアウト的に従来例
のＸ方向の幅を狭められ、セル形状的にも矩形に近ずけ
ることができる。
実施例 以下本発明の実施例について、図面を参照しながら説
明する。第１図は本発明の第１の実施例における半導体
装置の回路図、第２図はそのレイアウト図である。実施
例は従来例と異なり、同一信号の入力される一対のトラ
ンジスタの一方のソースと他方のドレインとを接続し、
その接続された部分から出力を出す構成を取っている。
この構成により、従来のように各トランジスタごとにグ
ランドを設ける必要がなく、レイアウト的に、第５図の
従来例のＸ方向の幅を狭めることができる。以下、その
動作について、第２の実施例を用いて説明する。第３図
は、第２の実施例の回路図である。第１の実施例をヒュ
ーズ回路に用いた例である。第１の実施例のドレイン出
力A,B,C,Dにそれぞれヒューズイ，ロ，ハ，ニを接続
し、その各出力部ノードの制御を行う構成となってい
る。第６図の説明と同様、通常、ノードＥとＦはハイレ
ベルとし、ノードＦをハイレベルに保ったまま、ノード
Ｅをローレベルに落とすとする。第２の従来例と同様、
ヒューズロを切断し、信号線１の入力に順方向、同２の
入力に逆方向の各信号を入力する。すると、ノードＥ
は、ヒューズロ、トランジスタＱ1とＱ2を介して、ロー
レベルに落ち、ノードＦは、ヒューズロが切断され、そ
して、トランジスタＱ3とＱ4が閉じていることにより、
ハイレベルに保たれ、動作的に従来例と同じ役割を果た
すことができる。
明する。第１図は本発明の第１の実施例における半導体
装置の回路図、第２図はそのレイアウト図である。実施
例は従来例と異なり、同一信号の入力される一対のトラ
ンジスタの一方のソースと他方のドレインとを接続し、
その接続された部分から出力を出す構成を取っている。
この構成により、従来のように各トランジスタごとにグ
ランドを設ける必要がなく、レイアウト的に、第５図の
従来例のＸ方向の幅を狭めることができる。以下、その
動作について、第２の実施例を用いて説明する。第３図
は、第２の実施例の回路図である。第１の実施例をヒュ
ーズ回路に用いた例である。第１の実施例のドレイン出
力A,B,C,Dにそれぞれヒューズイ，ロ，ハ，ニを接続
し、その各出力部ノードの制御を行う構成となってい
る。第６図の説明と同様、通常、ノードＥとＦはハイレ
ベルとし、ノードＦをハイレベルに保ったまま、ノード
Ｅをローレベルに落とすとする。第２の従来例と同様、
ヒューズロを切断し、信号線１の入力に順方向、同２の
入力に逆方向の各信号を入力する。すると、ノードＥ
は、ヒューズロ、トランジスタＱ1とＱ2を介して、ロー
レベルに落ち、ノードＦは、ヒューズロが切断され、そ
して、トランジスタＱ3とＱ4が閉じていることにより、
ハイレベルに保たれ、動作的に従来例と同じ役割を果た
すことができる。
以上のように本実施例によれば、ゲート入力が同一で
ドレイン出力部ノードの異なる複数のトランジスタにお
いて、隣接するトランジスタのソースとドレインを接続
し、一端のトランジスタのソースを接地した構造にする
ことにより、従来と動作は同様で、しかも、レイアウト
的にヒューズのピッチ方向の幅が狭められ、また、セル
形状的にも矩形に近ずけられ、レイアウトの自動化に役
立てることができる。
ドレイン出力部ノードの異なる複数のトランジスタにお
いて、隣接するトランジスタのソースとドレインを接続
し、一端のトランジスタのソースを接地した構造にする
ことにより、従来と動作は同様で、しかも、レイアウト
的にヒューズのピッチ方向の幅が狭められ、また、セル
形状的にも矩形に近ずけられ、レイアウトの自動化に役
立てることができる。
以上は、Ｎチャンネル電界効果型トランジスタを用い
て説明してきたが、Ｐチャンネル電界効果型トランジス
タやバイポーラトランジスタについても同様である。
て説明してきたが、Ｐチャンネル電界効果型トランジス
タやバイポーラトランジスタについても同様である。
発明の効果 以上のように本発明によれば、入力信号が同一である
複数のトランジスタにおいて、隣接するトランジスタの
ソースとドレインを接続し、一端のトランジスタのソー
スを接地した構成にすることで、従来と動作的には同一
でありながら、レイアウト的にヒューズ回路のヒューズ
のピッチ方向の幅が狭められ、また、セルの形状をレイ
アウトの自動化を図るために望ましい矩形型に近ずける
ことのできる優れた半導体装置を実現することができ
る。
複数のトランジスタにおいて、隣接するトランジスタの
ソースとドレインを接続し、一端のトランジスタのソー
スを接地した構成にすることで、従来と動作的には同一
でありながら、レイアウト的にヒューズ回路のヒューズ
のピッチ方向の幅が狭められ、また、セルの形状をレイ
アウトの自動化を図るために望ましい矩形型に近ずける
ことのできる優れた半導体装置を実現することができ
る。
【図面の簡単な説明】 第１図は本発明の第１の実施例における半導体装置の回
路図、第２図はそのレイアウト図、第３図は本発明の第
２の実施例における回路図、第４図は第１の従来例にお
ける回路図、第５図はそのレイアウト図、第６図は第２
の従来例の回路図である。 Ｑ1〜Ｑ4……Ｎチャンネル電界効果型トランジスタ、１
及び２……信号線、３（Ａ〜Ｄ）……ドレイン出力部、
４……グランド（ソース）、５……ドレインと出力配線
間コンタクト、６……ソースとグランドレベル間コンタ
クト、イ〜ハ……ヒューズ、Ｅ及びＦ……ヒューズ先ノ
ード。
路図、第２図はそのレイアウト図、第３図は本発明の第
２の実施例における回路図、第４図は第１の従来例にお
ける回路図、第５図はそのレイアウト図、第６図は第２
の従来例の回路図である。 Ｑ1〜Ｑ4……Ｎチャンネル電界効果型トランジスタ、１
及び２……信号線、３（Ａ〜Ｄ）……ドレイン出力部、
４……グランド（ソース）、５……ドレインと出力配線
間コンタクト、６……ソースとグランドレベル間コンタ
クト、イ〜ハ……ヒューズ、Ｅ及びＦ……ヒューズ先ノ
ード。
Claims (2)
- 【請求項１】ゲート入力が同一の複数個のトランジスタ
を直列に接続し、上記複数個のトランジスタの端部のソ
ース電極を接地し、上記直列に接続された各々のトラン
ジスタのドレインから出力をとり出し、上記各々の出力
に接続された主要回路部の動作をそれぞれ異なるように
構成したことを特徴とする半導体装置。 - 【請求項２】複数個のトランジスタに、それぞれヒュー
ズを接続し、上記その各々のヒューズの他端に、それぞ
れ動作の異なる主要回路部を接続するように構成したこ
とを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26847089A JP2507089B2 (ja) | 1989-10-16 | 1989-10-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26847089A JP2507089B2 (ja) | 1989-10-16 | 1989-10-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03129827A JPH03129827A (ja) | 1991-06-03 |
| JP2507089B2 true JP2507089B2 (ja) | 1996-06-12 |
Family
ID=17458950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26847089A Expired - Lifetime JP2507089B2 (ja) | 1989-10-16 | 1989-10-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2507089B2 (ja) |
-
1989
- 1989-10-16 JP JP26847089A patent/JP2507089B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03129827A (ja) | 1991-06-03 |
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