JPS6236316B2 - - Google Patents

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JPS6236316B2
JPS6236316B2 JP58016273A JP1627383A JPS6236316B2 JP S6236316 B2 JPS6236316 B2 JP S6236316B2 JP 58016273 A JP58016273 A JP 58016273A JP 1627383 A JP1627383 A JP 1627383A JP S6236316 B2 JPS6236316 B2 JP S6236316B2
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JP
Japan
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circuit
fuse
flip
flop
redundant
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JP58016273A
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English (en)
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JPS59142800A (ja
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Masanobu Yoshida
Kyoyoshi Itano
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Fujitsu Ltd
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Fujitsu Ltd
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    • G—PHYSICS
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    • G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明は、冗長構成を有する半導体集積回路装
置に関し、特に冗長回路を使用または不使用の状
態に切換えるための制御信号を発生する回路に関
する。
(2) 技術の背景 一般に大容量の半導体集積回路装置において
は、製品チツプの歩留りを向上させるために、予
じめ冗長回路を設けおき、製品チツプに不良部分
が生じた場合に、不良部分を含む回路の代りに冗
長回路を接続することにより、一部分のメモリセ
ルに不良があつてもチツプ自体は、正常動作をす
るようにした、冗長構成が用いられる。
例えば、８ビツト並列出力の読み出し専用記憶
装置の場合に、９ビツト分のメモリセルアレイを
設けておき、第１ビツトから第８ビツトまでに対
応するメモリセルアレイのいずれかに動作不良が
存在する場合に、そのビツトに対応するメモリセ
ルアレイの代りに第９ビツトに対応するメモリセ
ルアレイを接続することにより、正常な動作を行
わせることができる。ところで、このような冗長
回路を不良回路の代りには接続する場合に、回路
の切換えを制御する信号の発生回路が必要であ
る。一般に、このような信号の発生回路として、
ヒユーズの断続状態を読みとるようにしたものが
用いられている。
(3) 従来技術と問題点 従来の冗長構成を有する半導体集積回路装置に
おける冗長回路の使用状態を制御する信号の発生
回路が第１図に示される。第１図の信号発生回路
１は、ヒユーズ１１、ヒユーズ切断制御回路１
２、Ｎチヤネルトランジスタ１３、プルダウン抵
抗１４から構成される。ヒユーズ１１の一端は電
源Ｖc.c.に接続され、他端はＮチヤネルトランジス
タ１３のドレインおよびプルダウン抵抗１４の一
端に接続される。Ｎチヤネルトランジスタ１３の
ゲートにはヒユーズ切断制御回路１２の出力が接
続され、ソースは接地される。ヒユーズ１１とト
ランジスタ１３の接続点Ａから制御信号発生回路
１の出力が取り出される。ヒユーズ１１は、ポリ
シリコン等で形成されており、Ｎチヤネルトラン
ジスタ１３をオンにすることにより切断される。
すなわち、ヒユーズ１１が断でなければ、前記の
接続点Ａの電圧はＶc.c.に等しくなり、ヒユーズ１
１が断であれば、接地電位に等しくなる。制御信
号発生回路１の出力信号は、冗長回路を使用する
ための切換回路を制御するために用いられ、ヒユ
ーズ１１を断にすることにより不良回路と冗長回
路との切換えが行われる。
ところで、第１図の制御信号発生回路１におい
ては、ヒユーズ１１が断でない場合にプルダウン
抵抗１４に電流が流れることになり、CMOS回路
で半導体記憶装置の周辺回路等を構成した場合に
は、制御信号発生回路１に於ける消費電力が占め
る比率が大きくなり、CMOS回路のメリツトがい
かされなくなつてしまう。
(4) 発明の目的 本発明の目的は、前記の従来形の問題点にかん
がみ冗長構成を有する半導体集積回路装置におい
て冗長回路の使用、不使用を制御するための信号
を発生する回路の消費電力を低減することにあ
る。
(5) 発明の構成 本発明においては、１対の相補型MOSインバ
ータを交叉接続してなるフリツプフロツプと、該
フリツプフロツプの一方の端子と第１の電源線と
の間に接続されたヒユーズと、該フリツプフロツ
プの一方の端子と第２の電源線との間に接続され
た第１のコンデンサと、該フリツプフロツプの一
方の端子と該第２の電源線との間に接続され、ヒ
ユーズ切断信号に応答して導通するヒユーズ切断
用トランジスタと、該フリツプフロツプの他方の
端子と該第１の電源線との間に接続された第２の
コンデンサとを具備してなり、該フリツプフロツ
プの他方の端子から該ヒユーズの断、続に対応す
る制御信号を出力する回路を有することを特徴と
する半導体集積回路装置が提供される。
(6) 発明の実施例 本発明の一実施例としての半導体集積回路装置
を図面を用いて以下に説明する。第２図には、本
発明による半導体集積回路装置の一例として、消
去可能プログラム可能読出し専用記憶装置
（EPROM）の構成が示される。第２図のEPROM
は、８ビツト出力に対して１ビツト出力分の冗長
回路を設けた冗長構成を有する。第２図の
EPROMにおいては、同一のアドレスに対して８
ビツトのデータＱ１〜Ｑ８が並列に出力される
が、第２図のEPROM内には９ビツト分のメモリ
セルアレイ２１〜２９が設けられている。すなわ
ち、メモリセルアレイ２１〜２８は、通常使用さ
れる８ビツト出力分であり、２９は冗長メモリセ
ルアレイである。各メモリセルアレイ２１，２８
の出力は、切換え回路３１〜３８を介して出力バ
ツフア４１〜４８に接続される。冗長メモリセル
アレイ２９の出力は、切換え回路３９を介して各
出力ビツトに対応する切換え回路３１〜３８に接
続される。各切換え回路３１〜３９は、第２図に
示されるように構成される。各切換え回路３１〜
３９には、切換え制御信号発生回路６１〜６９か
らの切換え制御信号BR１〜BR９がそれぞれ入力
される。
第２図のEPROMにおいては、通常は、制御信
号BR１〜BR９は、“Ｌ”に設定されており、各
メモリセル２１〜２８の出力が出力バツフア４１
〜４８に接続されるように切換え回路３１〜３８
が制御される。特定のメモリセルアレイの出力を
冗長メモリセルアレイ２９の出力で置き換える場
合には、冗長回路の使用を制御する信号RWを
“Ｈ”にするとともに、特定の出力ビツトQiを外
部から“Ｌ”にすることによりヒユーズ切断信号
FCiを“Ｈ”にすることにより制御信号発生回路
６ｉおよび６９のヒユーズを切断する。このよう
にして、第２図のEPROMにおいては、通常使用
される８ビツト出力分のメモリセルアレイ２１〜
２８のいずれかに製造上の不良等異常が生じた場
合にそのメモリセルアレイの代りに冗長メモリセ
ルアレイ２９を接続することによりチツプ自体と
しては正常に動作させることができ、それによ
り、製品チツプの留留りが向上される。
前記のEPROMにおける冗長回路の切換えを制
御する信号の発生回路６１〜６９として用いられ
る回路の実施例が第３図に回路５として示され
る。第３図の制御信号発生回路５は、ヒユーズ５
１、ヒユーズ切断制御回路５２、ヒユーズ切断用
トランジスタ５２、コンデンサ５４，５９、およ
び、トランジスタ５５，５６，５７，５８から構
成される。トランジスタ５５と５６、およびトラ
ンジスタ５７と５８はそれぞれCMOSインバータ
を形成しており、この２つのCMOSインバータが
フリツプフロツプ回路を形成している。ヒユーズ
５１が切れていないとき、フリツプフロツプ回路
の出力は“Ｌ”である。また、ヒユーズ５１が断
であるときは、出力は“Ｈ”である。コンデンサ
５４，５９は、ヒユーズ断の場合に、電源投入時
に出力が“Ｈ”に固定されることを保証するため
に設けられている。この場合、さらに確実に出力
を“Ｈ”にするために、トランジスタ５５のコン
ダクタンスgmを小にすることが望ましい。第３
図の制御信号発生回路５においては定常状態にお
いては電流が全く流れない。
第３図の信号発生回路５は、第２図のEPROM
においては、各出力ビツトに対応する切換え回路
３１〜３９の制御入力BR１〜BR９に対応してそ
れぞれ設けられている回路６１〜６９として用い
られ、動作不良のメモリセルアレイが存在する場
合に、そのメモリセルアレイに対応する信号発生
回路および冗長メモリセルアレイに対応する信号
発生回路２９のヒユーズ５１が切断され、それに
より、不良のメモリセルアレイの代りに冗長メモ
リセルアレイが接続される。
尚、上記の説明ではEPROMを例にとり説明し
たが、これに限らず一般のPROMまたはランダム
アクセスメモリ等でも使用可能である。
(7) 発明の効果 本発明によれば、冗長回路を有する半導体集積
回路装置において、冗長回路を使用または不使用
状態に制御する信号の発生回路の消費電力を低減
させることができる。
【図面の簡単な説明】
第１図は、従来形の半導体集積回路装置におけ
る冗長回路を使用または不使用状態に制御する信
号の発生回路の回路図、第２図は、本発明が適用
される半導体集積回路装置の概略的な構成図、第
３図は、本発明による半導体記憶装置における冗
長回路を使用または不使用状態に制御する信号の
発生回路の回路図である。 符号の説明、１……制御信号発生回路、１１…
…ヒユーズ、１２……ヒユーズ切断制御回路、１
３……ヒユーズ切断用トランジスタ、１４……プ
ルダウン抵抗、２１，２２〜２９……メモリセル
アレイ、３１，３２〜３９……切換え回路、４
１，４２〜４８……出力バツフア、５……信号発
生回路、５１……ヒユーズ、５２……ヒユーズ切
断制御回路、５３……ヒユーズ切断用トランジス
タ、５４，５９……コンデンサ、５５，５６，５
７，５８……トランジスタ、６１，６２〜６９…
…切換え制御回路。

Claims (1)

  1. 【特許請求の範囲】 １ １対の相補型MOSインバータを交叉接続し
    てなるフリツプフロツプと、 該フリツプフロツプの一方の端子と第１の電源
    線との間に接続されたヒユーズと、 該フリツプフロツプの一方の端子と第２の電源
    線との間に接続された第１のコンデンサと、 該フリツプフロツプの一方の端子と該第２の電
    源線との間に接続され、ヒユーズ切断信号に応答
    して導通するヒユーズ切断用トランジスタと、 該フリツプフロツプの他方の端子と該第１の電
    源線との間に接続された第２のコンデンサとを具
    備してなり、該フリツプフロツプの他方の端子か
    ら該ヒユーズの断、続に対応する制御信号を出力
    する回路を有することを特徴とする半導体集積回
    路装置。
JP58016273A 1983-02-04 1983-02-04 半導体集積回路装置 Granted JPS59142800A (ja)

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