NL8800846A - Geintegreerde schakeling met een programmeerbare cel. - Google Patents

Geintegreerde schakeling met een programmeerbare cel. Download PDF

Info

Publication number
NL8800846A
NL8800846A NL8800846A NL8800846A NL8800846A NL 8800846 A NL8800846 A NL 8800846A NL 8800846 A NL8800846 A NL 8800846A NL 8800846 A NL8800846 A NL 8800846A NL 8800846 A NL8800846 A NL 8800846A
Authority
NL
Netherlands
Prior art keywords
integrated circuit
circuit according
supply line
output
programmable
Prior art date
Application number
NL8800846A
Other languages
English (en)
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Priority to NL8800846A priority Critical patent/NL8800846A/nl
Priority to DE68916089T priority patent/DE68916089T2/de
Priority to EP89200809A priority patent/EP0336500B1/en
Priority to KR1019890004343A priority patent/KR890016675A/ko
Priority to JP1084132A priority patent/JPH0212696A/ja
Publication of NL8800846A publication Critical patent/NL8800846A/nl
Priority to US07/643,687 priority patent/US5086331A/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/36—Gate programmed, e.g. different gate material or no gate
    • H10B20/367—Gate dielectric programmed, e.g. different thickness
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/04—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using capacitive elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7887—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/36—Gate programmed, e.g. different gate material or no gate
    • H10B20/363—Gate conductor programmed
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)

Description

* <s PHN 12.491 1 N.V. Philips' Gloeilampenfabrieken te Eindhoven.
Geïntegreerde schakeling met een programmeerbare cel.
De uitvinding heeft betrekking op een geïntegreerde schakeling met een programmeerbare cel voorzien van een programmeerbaar element met een eerste geleidende laag, een tweede geleidende laag en een daartussen liggende dielektrische laag, waarbij de cel 5 geprogrammeerd kan worden door in de dielektrische laag een elektrische doorslag te veroorzaken waardoor het programmeerbare element permanent van een elektrisch niet-geleidende toestand in een elektrisch geleidende toestand geraakt.
Het is bekend om programmeerbare cellen toe te passen in 10 elektronische kaarten (smart cards), zoals bijvoorbeeld elektronische credit cards. Dit zijn gewoonlijk uit kunstof vervaardigde kaarten waarin een halfgeleiderinrichting met geheugencapaciteit en eventueel een micro-processor is ingebed. Vooral de laatste jaren worden dergelijke kaarten steeds meer toegepast voor bijvoorbeeld elektronisch 15 betalingsverkeer en beveiligingsdoeleinden. In het geheugen kunnen coderingssleutels en andere informatie worden opgeslagen/die het lezen en schrijven van en naar de kaart regelen. Uit veiligheidsoverwegingen dienen bepaalde coderingssleutels niet wisbaar te zijn. Immers door wissen zou de kaart weer in een toestand kunnen worden gebracht die 20 toestaat dat nieuwe sleutels en informatie worden ingeprogrammeerd.
Onwisbare programmeerbare cellen worden vaak uitgevoerd met smeltzekeringen. Dit zijn geleidersporen waarin plaatselijk een vernauwing is aangebracht. De zekering wordt geprogrammeerd door een elektrische stroom door het spoor te leiden zodanig dat de zekering ter 25 plaatse van de vernauwing doorsmelt of, zoals bijvoorbeeld bij een zekering van silicium, oxydeert, waardoor de zekering van een elektrisch geleidende- in een niet-geleidende toestand geraakt. Aan de toepassing van dergelijke elementen kleven echter een aantal bezwaren. Zo is de ingeschreven informatie zichtbaar, waardoor het mogelijk is, 30 bijvoorbeeld onder een microscoop, de geheime coderingssleutels en informatie van de kaart af te lezen. Bovendien hebben zekeringen als bezwaar dat de programmeerstromen, benodigd voor het doorsmelten van de , 8800846 «ί
«I
PHN 12.491 2 zekering, aanmerkelijk groter zijn dan de gangbare bedrijfsstromen in halfgeleiderinrichtingen. Voor de levering van deze grote stromen zijn relatief grote selectietransistors vereist, die de omvang en kosten van de inrichting vergroten en bovendien de toegang tot het geheugen 5 vertragen.
Een schakeling van de in de aanhef genoemde soort is bekend uit de Europese octrooiaanvrage no. 213.638. Deze bekende schakeling omvat een geheugenmatrix opgebouwd uit een groot aantal programmeerbare cellen. Iedere cel omvat een veldeffecttransistor 10 waarvan een poortelektrode met een woordlijn is verbonden. Verder omvat iedere cel een element van de in de aanhef genoemde soort waarbij één van de geleidende lagen met de transistor, en de andere geleidende laag met een bitlijn is verbonden.^De cel kan geprogrammeerd worden door in de dielektrische laag een elektrische doorslag te 15 veroorzaken waardoor het programmeerbare element permanent van een elektrische niet-geleidende in een elektrisch geleidende toestand geraakt.
Voor het lezen en schrijven van informatie in de bekende schakeling en voor het selecteren van bit- en woordlijnen zijn vrij 20 gecompliceerde en omvangrijke additionele schakelingen vereist. Voor grote geheugens is dit geen onoverkomelijk bezwaar omdat de omvang van deze schakelingen gering is in vergelijking met de omvang van het eigenlijke geheugen. Voor betrekkelijk kleine geheugens zou toepassing van de bekende schakeling echter meebrengen dat het geheugen zou moeten 25 worden uitgevoerd met additionele schakelingen die in vergelijking met het eigenlijke geheugen relatief veel ruimte kosten. Dit bezwaar is des te groter wanneer een aantal kleine geheugens of zelfs losse programmeerbare cellen over de halfgeleiderinrichting verspreid liggen. Bovendien kan een uitgangssignaal van een programmeerbare in de bekende 30 schakeling vaak niet direkt digitaal worden verwerkt. Het dient daartoe vaak eerst in een geschikte vorm te worden gebracht, hetgeen een extra schakeling noodzakelijk maakt.
Volgens een eerste aspect wordt met de uitvinding ondermeer beoogd in een geïntegreerde schakeling te voorzien met 35 programmeerbare cellen waarin informatie kan worden opgeslagen die naderhand niet of praktisch niet zichtbaar is en niet kan worden uitgewist. Hiermee is de schakeling volgens de uitvinding in het 880084^
V
PHN 12.491 3 bijzonder geschikt voor toepassing in elektronische kaarten.
Volgens een tweede aspect wordt net de uitvinding beoogd in een geïntegreerde schakeling te voorzien met programmeerbare cellen waarvan het uitgangssignaal direkt geschikt is voor digitale bewerking 5 en waarvan de inhoud ook zonder additionele schakelingen kan worden gelezen en geschreven.
De uitvinding berust ondermeer op het inzicht dat bij het programmeren van de beschreven bekende cellen, geleidende verbindingen worden gevormd in het oxyde tussen de twee geleidende lagen, die 10 uitwendig niet zichtbaar zijn, hetgeen de cellen bijzonder geschikt maakt voor toepassing in bijvoorbeeld elektronische kaarten.
Volgens de uitvinding heeft een geïntegreerde schakeling van de in de aanhef genoemde soort als kenmerk dat de programmeerbare cel een assymetrische bistabiele trekkerschakeling bevat die zodanig met 15 het programmeerbare element is belast dat de trekkerschakeling zich in een eerste toestand bevindt indien het programmeerbare element elektrisch niet-geleidend is en zich in een tweede toestand bevindt indien het programmeerbare element zich in de elektrisch geleidende toestand bevindt.
20 Bistabiele trekkerschakelingen worden ook vaak toegepast in logische circuits. Hierdoor kan het uitgangssignaal van de programmeerbare cel in de schakeling volgens de uitvinding direkt in dergelijke circuits digitaal worden verwerkt. Bovendien is hierdoor de vervaardiging van de cel volgens de uitvinding althans in hoge mate 25 compatibel met het vervaardigingsproces van logische circuits, die veelal in dezelfde halfgeleiderinrichting zijn meegeintegreerd. Voor het lezen en programmeren van de schakeling volgens de uitvinding zijn geen additionele schakelingen vereist zoals bij geheugens met zekeringen. Dit maakt de schakeling bijzonder geschikt voor toepassing in kleine 30 geheugens en losse programmeerbare cellen. Verder kan de in de schakeling volgens de uitvinding ingeprogrammeerde informatie niet worden gewist, zodat het niet mogelijk is de inrichting door wissen in een toestand te brengen die toestaat dat nieuwe informatie wordt ingeschreven. De ingeschreven informatie is niet zichtbaar, zodat het 35 onmogelijk is de, bij elektronische kaartenvaak geheime, informatie onder een microscoop, van de halfgeleiderinrichting af te lezen.
Bovendien kan de gebruiker zelf de informatie inprogrammeren. Dit .8800846 4 % PHN 12.491 4 behoeft niet reeds in het vervaardigingsproces te geschieden hetgeen de inrichting veelzijdiger maakt in zijn toepassingsmogelijkheden. De cel kan met gangbare bedrijfsstromen worden geprogrammeerd, waardoor de noodzaak van speciale grote transistoren wordt vermeden.
5 De uitvinding zal nu nader worden toegelicht aan de hand van een uitvoeringsvoorbeeld en een bijbehorende schematische tekening. In de tekening tonen :
Fig. 1 een eerste uitvoeringsvorm van het programmeerbare element toepasbaar in de geïntegreerde schakeling volgens de uitvinding; 10 Fig. 2 een tweede uitvoeringsvorm van het programmeerbare element toepasbaar in de geïntegreerde schakeling volgens de uitvinding;
Fig. 3 een vervangingsschema van een uitvoeringsvorm van de programeerbare cel uit een geïntegreerde schakeling volgens de uitvinding; 15 Fig. 4 in dwarsdoorsnede een uitvoeringsvorm van de programmeerbare cel van figuur 3 geïntegreerd in een halfgeleidersubstraat.
De figuren zijn schematisch en niet op schaal getekend.
Met name zijr. terwille van de duidelijkheid sommige dimensies sterk 20 overdreven. Overeenkomstige delen zijn over het algemeen met eenzelfde verwijzingscijfer aangeduid.
Figuur 1 toont een eerste uitvoeringsvorm van het programmeerbare element uit de geïntegreerde schakeling volgens de uitvinding, waarbij bijvoorbeeld is uitgegaan van een met boorionen 25 gedoteerd p-type halfgeleidersubstraat 60 van silicium. Het programmeerbare element P omvat een eerste geleidende laag 51, waarvoor in dit voorbeeld een laag poly-kristallijn silicium is toegepast die met fosfor is gedoteerd. Verder omvat het element P een tweede geleidende \ laag die in dit voorbeeld wordt gevormd door een in het substraat 60 30 liggende, relatief zwak gedoteerde oppervlaktezone 52 van een aan het substraat tegengesteld geleidingstype, in dit geval n-type. De oppervlaktezone 52 grenst aan het oppervlak 63 van het substraat 60 en is aldaar bedekt met een dielektrische laag 53, in dit voorbeeld een ongeveer 10 nm dikke siliciumoxydelaag, die de oppervlaktezone 52 van de 35 eerste geleidende laag 51 scheidt. In ongeprogrammeerde toestand zijn beide geleidende lagen 51, 52 door de siliciumoxydelaag 53 elektrisch van elkaar geïsoleerd. In dit voorbeeld zijn ter vorming van de relatief .8800846 t » PHN 12.491 5 zwak gedoteerde oppervlaktezone 52 arseenionen geïmplanteerd met een 1 o dosis van circa 10 J cm 4. Hoewel in principe voor de oppervlaktezone 52 een hogere dosis kan worden toegepast, wordt bij voorkeur althans ter plaatse van de siliciumoxydelaag 53 een relatief 5 zwakke dotering toegepast van minder dan circa 10^ tot 10^ cm-·*.
Proeven hebben uitgewezen dat een dergelijke relatief zwakke dotering de elektrische eigenschappen van de siliciumoxydelaag 53 en daarmee van het programeerbare element ten goede komt. De oppervlaktezone 52 is voorzien van een aansluiting, die in dit voorbeeld wordt gevormd door een 10 eveneens in het substraat 60 liggende relatief hoog gedoteerde n-type connectiezone 54 die aan het oppervlak 63 en althans plaatselijk aan de oppervlaktezone 52 grenst. De connectiezone 54 bevat in dit voorbeeld een arseen in een concentratie van ongeveer 1Q1® cm-·*. De connectiezone 54 kan aan het oppervlak 63 verder worden gecontacteerd 15 met een geschikte metallisering.
De vervaardiging van het hierboven beschreven programmeerbare element is in hoge mate compatibel met een bestaand vervaardigingsproces van een MOS-transistor. In een dergelijk proces wordt bijvoorbeeld uitgegaan van een p-type substraat en wordt een 20 ionenimplantatie uitgevoerd, de zogenoemde depletieimplantatie, om ten behoeve van een veldeffecttransitor van het depletietype een aan het oppervlak grenzende inversielaag te vormen. Deze implantatie wordt bijvoorbeeld uitgevoerd met arseenionen m een dosis van circa 10,J cm-^ en kan ook worden gebruikt om de zwak gedoteerde oppervlaktezone 25 52 te vormen. Ter vorming van een bijvoorbeeld ongeveer 50 nm dikke poortoxydelaag 56 van de veldeffecttransistor wordt het substraat thermisch geoxydeerd. Voor de vorming van de dielektrische laag 53 van het programmeerbare element P wordt ter plaatse van de oppervlaktezone 52 de siliciumoxydelaag 56 lokaal weggeetst, waarna een tweede, kortere 30 thermische oxydatie wordt uitgevoerd om ter plaatse van de oppervlaktezone 52 een ongeveer 10 nm dikke siliciumoxydelaag 53 op het substraat te groeien. Vervolgens wordt het geheel bedekt met een poly kristallijne siliciumlaag die met fosfor wordt gedoteerd. Dit laatste gebeurd bijvoorbeeld op op zich bekende wijze door de polykristallijne 35 siliciumlaag te bedekken met een laag fosforglas en vervolgens een warmtebehandeling uit te voeren. Nadat het fosforglas is verwijderd, wordt door maskeren en etsen uit de polykristallijne siliciumlaag de .8800846 * PHN 12.491 6 eerste geleidende laag 51 van het programmeerbare element en elders een poortelektrode van de veldeffecttransitor gevormd. Vervolgens wordt een tweede implantatie uitgevoerd, bijvoorbeeld weer met arseenionen maar met een hogere dosis van circa 10^®-10^ cnf^, waarbij de 5 poortelektrode respectievelijk de eerste geleidende laag tegen de implantatie maskeren. Ter plaatse van de veldeffecttransistor worden hiermee een n-type aan- en afvoerzone gevormd en ter plaatse van het programmeerbare element wordt aldus de relatief hoog gedoteerde connectiezone 54 gevormd. Vervolgens worden voor veldeffecttransistor en 10 het programmeerbare element gezamenlijk een passiveringslaag aangebracht, contactgaten geetst en contactmetallisering aangebracht.
In figuur 2 is een tweede uitvoeringsvorm van het programmeerbare element weergegeven, waarbij het element op een op het siliciumsubstraat 60 liggende siliciumoxydelaag 66 is aangebracht. Voor 15 de eerste geleidende laag 51 is weer met fosfor gedoteerde poly- kristallijne silicium toegepast. Voor de tweede geleidende laag 52 is uitgegaan van een laag van aluminium waaraan eventueel een geringe hoeveelheid, 1 tot 3%, silicium is toegevoegd. Tussen beide geleidende lagen 51, 52 ligt weer een siliciumoxydelaag 53. De siliciumoxydelaag 53 20 kan bijvoorbeeld worden gevormd door thermische oxydatie van de siliciumlaag 51. Proeven hebben aangetoond dat het uit poly-kristallijn silicium gevormde oxyde bij een lagere spanning doorslaat dan oxyde gevormd uit mono-kristallijn silicium, zoals bijvoorbeeld in de eerste uitvoeringsvorm. Hierdoor kan in deze uitvoeringsvorm een dikkere 25 oxydelaag 53, bijvoorbeeld 20 nm, worden toegepast zonder noodzaak van een hogere programmeerspanning.
Het element kan geprogrammeerd worden door over de dielektrische laag 53 een programmeerspanning aan te leggen die toereikend is om in de laag 53 een elektrische doorslag te veroorzaken, 30 waardoor tussen beide geleidende lagen 51, 52 een permanente elektrisch geleidende verbinding ontstaat. Het element raakt dan permanent van een elektrisch niet-geleidende toestand in een elektrisch geleidende toestand. Metingen aan een ongeveer 10 nm dikke dielektrische laag van siliciumoxyde hebben aangetoond dat deze toestandsverandering optreedt 35 wanneer de elektrische veldsterkte in de laag circa 10 MV/cm overschrijdt. Dit komt overeen met een programmeerstroom van enkele tientallen micro-amperes, een programmeerspanning van circa 15 Volt en ,&&ΟΟ846 PHN 12.491 7 ** een programmeertijd van enkele milliseconden. Vermoed wordt dat onder deze condities in de oxydelaag 53 defecten worden gegenereerd die na enige tijd een permanente kortsluiting tussen beide geleidende lagen van het element tot gevolg hebben. Uiterlijk is deze toestandsverandering 5 overigens niet zichtbaar.
Figuur 3 toont een vervangingsschema van een mogelijke uitvoeringsvorm van de programmeerbare cel met het programmeerbare element P volgens de uitvinding. De programmeerbare cel bevat volgens de uitvinding een assymetrische bistabiele trekkerschakeling. In dit 10 voorbeeld bevat de trekkerschakeling twee teruggekoppelde omkeertrappen Ir II, beide met een ingang 4, 6 en een uitgang 5, 7. Van beide trappen I, II is de uitgang 5, 7 gekoppeld is aan de ingang 6 resp. 4 van de andere. Beide omkeertrappen I, II omvatten in,dit voorbeeld een eerste veldeffecttransistor T3, en een daarmee in serie geschakelde 15 complementaire tweede veldeffecttransistor , Tj die beide van het verrijkingstype zijn. In dit voorbeeld is de eerste transistoren T3, T4 van het n-kanaal type en de tweede transistor T1f T2 van het p-kanaal type. De poort 32, 42 van de n-kanaal transistor T3, is doorverbonden met de poort 12, 22 van de p-kanaal transistor T^, 20 T2. De doorverbonden poorten 12, 32 resp. 22, 42 vormen de ingang 4, 6 van de omkeertrap I, II. De uitgang 5, 7 van de omkeertrap I, II wordt gevormd door de met elkaar doorverbonden afvoeren 13, 33 resp. 23, 43 van beide transistoren T^, T3 resp. T2, T4 in de trap. In deze uitvoeringsvorm dient de uitgang 7 van de tweede omkeertrap II als 25 gecombineerde in-/uitgang van de gehele programmeerbare cel en is met een gecombineerde lees-/schrijflijn 3 verbonden. De aanvoer 31, 41 van de n-kanaal transistor T3, T4 is met een eerste voedingslijn 1 verbonden; de aanvoer 11, 21 van de p-kanaal transistor T-j, T2 is aan een tweede voedingslijn 2 gekoppeld. Tijdens bedrijf ligt de eerste 30 voedingslijn 1 bijvoorbeeld aan aarde en is de tweede voedingslijn 2 op een positieve voedingsspanning van circa 5 V aangesloten.
De trekkerschakeling is assymetrisch doordat de beide omkeertrappen I, II van een ongelijke capacitieve belasting zijn voorzien. In dit voorbeeld ligt tussen de uitgang 7 van de tweede trap 35 II en de eerste voedingslijn 1 een relatief grote uitgangscapaciteit cout van lees-/schrijflijn 3. In ongeprogrammeerde toestand wordt de eerste trap I capacitief belast door het programmeerbare element P
, 8800846 Λ % ΡΗΝ 12.491 8
dat tussen de uitgang 5 van de eerste trap en de eerste voedingslijn 1 is geschakeld. Deze capacitieve belasting is in figuur 3 met CL
Γ aangeduid en is kleiner dan de uitgangscapaciteit CQUt.
Indien tussen de voedingslijnen 1, 2 de positieve 5 voedingsspanning wordt aangelegd zullen de potentialen van de knooppunten 5 en 7 stijgen. De snelheid waarmee dit plaatsvindt wordt voor beide punten 5, 7 onder andere bepaald door de waarde van de capacitieve belasting Cp resp. Cout van het knooppunt. Naarmate deze belasting kleiner is neemt de spanning van het knooppunt sneller toe.
10 Omdat de capacitieve belasting Cp van het knooppunt 5 kleiner is dan de belasting Cout van knooppunt 7, betekent dit dat de spanning van het knooppunt 5 sneller stijgt dan die van het knooppunt 7. Daarmee stijgt de spanning op de poort 22 van de p-kanaal transistoren T2 in de tweede omkeertrap II sneller dan op de poort 12 van de 15 overeenkomstige p-kanaal transistor in de eerste omkeertrap I. Er zal zich een eerste toestand instellen waarin de transistoren T-j en T4 beide geleiden en de transistoren T2 en T3 zijn gesloten. De lees-/schrijflijn 3 zal dan althans nagenoeg de lage spanning van de eerste voedingslijn 1 aannemen.
20 Om de cel te programmeren wordt een programmeerspanning van ongeveer 10-15 V aan de tweede voedingslijn 2 aangeboden. Wanneer meer programmeerbare cellen aan dezelfde tweede voedingslijn 2 zijn gekoppeld, kunnen andere cellen tegen programmering worden beschermd door van te voren aan hun lees-/schrijflijnen 3 een spanning aan te 25 bieden die de drempelspanning van de trekkerschakeling overschrijdt zodat de schakeling in de tegengestelde toestand geraakt, waarin de transistoren en T4 beide zijn gesloten en de transitoren T2 en T3 beide geleiden. Als vervolgens de programmeerspanning op de tweede voedingslijn 2 wordt gezet, komt deze spanning niet over de 30 programmeerbare elementen van de beschermde cellen te staan.
In geprogrammeerde toestand is het element P kortgesloten en vormt het een stroomweg tussen de uitgang 5 van de eerste omkeertrap I een punt van vaste potentiaal, in dit geval aarde. Hierdoor zijn ook de poortelektroden 22, 42 van de transistoren T2 en T4 permanent met 35 aarde verbonden. Wanneer de positieve voedingsspanning op de tweede voedingslijn 2 wordt gezet, zal de p-kanaal transistor T2 blijven geleiden en blijft de n-kanaal transistor T4 gesloten. De spanning op .880084« <
V
PHN 12.491 9 het knooppunt 7 zal de positieve voedingsspanning aannemen. Er stelt zich een tweede toestand in waarin de transistoren T1 en T4 beide zijn gesloten en de transistoren T2 en T3 beide geleidend zijn.
Indien de cel geprogrammeerd is zal de in-/uitgang 3 derhalve een hoge 5 spanning aannemen. Opgemerkt wordt dat zowel in geprogrammeerde als in ongeprogrammeerde toestand de cel geen of praktisch geen stroom verbruikt, doordat steeds in beide omkeertrappen I, II ten minste een van de transistoren niet geleidt.
De programmeerbare cel van figuur 3 kan in een 10 halfgeleidersubstraat 60 van bijvoorbeeld mono-kristallijn silicium worden geïntegreerd. In figuur 4 is een mogelijk uitvoering hiervan in dwarsdoorsnede aangegeven. Omwile van de duidelijkheid is alleen de omkeertrap II met het programmeerbare element.P weergegeven, het overige deel van de schakeling kan op analoge wijze worden geïntegreerd. Het 15 halfgeleiderlichaam 60 omvat een zwak gedoteerd p-type eerste gebied 61 en een aan het oppervlak 63 grenzend eveneens zwak gedoteerd n-type tweede gebied 62 dat geheel door het eerste gebied 61 wordt omsloten en daarmee een pn-overgang 64 vormt. In het eerste gebied 61 bevinden zich de n-kanaals transistor T4 van het verrijkingstype en het 20 programmeerbaar element P. De complementaire p-kanaals veldeffecttransistor T2 van het verrijkingstype is in het tweede gebied 62 aangebracht. De verschillende componenten zijn van elkaar gescheiden door een relatief dikke laag veldoxyde 65.
De n-kanaal transistor T4 omvat een n-type aan- en 25 afvoerzone 41, 43 met een tussenliggend p-type kanaalgebied 40. De transistor bevat verder een poortelektrode 42 van poly-kristallijn silicium waaraan fosfor is toegevoegd. De poortelektrode 42 is van het kanaalgebied 40 gescheiden door een circa 50 nm dikke laag siliciumoxyde 44, de zogenoemde poortoxydelaag.
30 De p-kanaal transistor T2 is in het tweede gebied 62 van het substraat 60 aangebracht en omvat een p-type aan- en afvoerzone 21, 23, waartussen zich een kanaalgebied 20 bevindt. Boven het kanaalgebied 20 bevindt zich de poortelektrode 22, die van het substraat is gescheiden door een ongeveer 50 nm dikke siliciumoxydelaag 24.
35 Evenals bij de n-kanaal transistor T4 omvat de poortelektrode 22 met fosfor gedoteerd poly-kristallijn silicium.
Het programmeerbare element omvat een eerste geleidende .8800846 « PHN 12.491 10 laag 51 van poly kristallijn silicium dat met fosfor is gedoteerd. De eerste geleidende laag 51 kan bijvoorbeeld tegelijk met de poortelektroden 22, 42 van de transistoren worden aangebracht. De tweede geleidende laag wordt in dit voorbeeld gevormd door een met arseen zwak 5 gedoteerde oppervlaktezone 52 in het halfgeleidersubstraat 60. De dielektrische laag 53 die beide geleidende lagen 51, 52 van elkaar scheidt, omvat in dit voorbeeld een ongeveer 10 nm dikke siliciumoxydelaag 53. De siliciumoxydelaag 53 kan bijvoorbeeld door thermische oxydatie van het substraat 60 worden gevormd.
10 Buiten het vlak van de doorsnede zijn de poortelektroden 22 en 42 van de transsitoren T2 en T4 en de eerste geleidende laag 51 van het programmeerbare element P met elkaar doorverbonden. Hiervoor kan ook met fosfor gedoteerd poly-kristallijn^silicium worden toegepast, zodat de poortelektroden, de eerste geleidende laag en de onderlinge 15 doorverbinding in een enkele depositie- en etsstap kunnen worden aangebracht. De beide afvoerzones 23, 43 zijn door middel van de lees-/schrijflijn 3 aan elkaar gekoppeld. In dit voorbeeld omvat de lees-/schrijflijn 3 aluminium waaraan een geringe hoeveelheid silicium is toegevoegd. Hetzelfde materiaal kan ook worden toegepast voor de eerste 20 voedingslijn 1 en de tweede voedingslijn 2 die respectievelijk met de aanvoerzone 43 van de n-kanaal transistor T4 en de aanvoerzone 21 van de p-kanaal transistor T3 in verbinding staan. Tijdens bedrijf van de inrichting ligt de eerste voedingslijn 1 aan aarde, GND, en is de tweede voedingslijn met de positieve voedingsspanning verbonden. De 25 oppervlaktezone 52 van het programmeerbare element P grenst aan een onder het veldoxyde 65 liggende relatief hoog gedoteerde n-type verbindingszone 67 die een elektrische aansluiting vormt voor de oppervlaktezone 52 en met de aanvoerzone 41 van de n-kanaal transistor T4 is verbonden. De verbindingszone 67 kan bijvoorbeeld worden 30 aangebracht door voordat het veldoxyde 65 wordt gevormd, in een oppervlaktegebied van het substraat 60 een geschikte dotering te introduceren, bijvoorbeeld door een implantatie van arseen met een dosis van circa 10 cm . Bi] een opvolgende lokale thermische oxydatie van het substraat 60, waarbij het veldoxyde 65 wordt gevormd, 35 diffundeert de dotering in het silicium, zodat een verdere zone 67 onder het veldoxyde 65 in het substraat 60 wordt verkregen.
Opgemerkt wordt nog dat de hierboven beschreven
...............:_J
,8800846 PHN 12.491 11 omkeertrap in de bistabiele trekkerschakeling slechts als voorbeeld is gegeven. Voor de vaknan zijn echter binnen het kader van de uitvinding nog vele variaties nogelijk. Zo kunnen in het gegeven voorbeeld alle geleidingstypen worden oagewisseld. Ook kan de onkeertrap worden 5 uitgevoerd met een inverterende veldeffecttransistor waarvan de afvoer via een weerstand aan een van de voedingslijnen is gekoppeld. Het is aogelijk voor de weerstand een veldeffecttransistor van het veraraingstype toe te passen waarvan de poortelektrode met de aanvoer wordt kortgesloten. In veel bestaande vervaardigingsprocessen van 10 halfgeleiderinrichtingen zijn processtappen aanwezig om een dergelijke transistor te realiseren.
In plaats van in een bistabiele trekkerschakeling met veldeffecttransistoren, kan het programmeerbare elemnt volgens de uitvinding ook worden toegepast in een trekkerschakeling met bipolaire 15 transistoren, KPN en/of PNP.
Het prograaaeerbare element kan behalve tussen de uitgang van de eerste onkeertrap en de eerste voedingslijn, ook op andere plaatsen in de cel worden aangebracht, bijvorbeeld tussen de uitgang van de tweede omkeertrap en de tweede voedingslijn.
20 In het hierboven beschreven voorbeeld is de trekkerschakeling assymetrisch door een ongelijke capacitieve belasting van de oakeertrappen waaruit de trekkerschakeling is opgebouwd. Een dergelijke assynetrie kan echter op tal van andere wijzen worden gerealiseerd. Zo kunnen bijvoorbeeld de dimensies van de in beide 25 trappen voorkomende transistoren verschillend van elkaar worden gekozen. Ook is het mogelijk om beide trappen met een ongelijke weerstand te belasten, zodanig dat de gewenste assymetrie wordt bereikt.
Voor de dielektrische laag kunnen ook andere isolerende materialen dan siliciumoxyde worden gebruikt, zoals bijvoorbeeld 30 siliciumnitride en aluminiumoxyde.Daarnaast is het mogelijk om in plaats van een uniforme laag een lagenstruktuur toe te passen die is opgebouwd uit lagen van verschillende materialen.
Voor de materialen van de geleidende lagen in het programmeerbare element kunnen andere in de halfgeleidertechnologie 35 gebruikelijke materialen worden toegepast.
Bovendien kunnen voor het substraat ook andere halfegeleidermaterialen worden toegepast zoals bijvoorbeeld germanium, .880 084 6 PHN 12.491 12
GaAs en AlGaAs.
.8800846

Claims (7)

  1. 3. Geïntegreerde schakeling volgens conclusie 2 met het kenmerk dat de trekkerschakeling assymetrisch is doordat de omkeertrappen beide van een capacitieve belasting zijn voorzien met een 25 van elkaar verschillende waarde.
  2. 4. Geïntegreerde schakeling volgens conclusie 2 of 3 met het kenmerk dat tussen de uitgang van een der omkeertrappen en een voedingslijn een relatief grote uitgangscapaciteit ligt en dat tussen de uitgang van de andere omkeertrap en de voedingslijn het programmeerbare 30 element is geschakeld, waarbij in ongeprogrammeerde toestand het element een capacitieve belasting vormt die kleiner is dan de uitgangscapaciteit.
  3. 5. Geïntegreerde schakeling volgens een der conclusies 2 tot en met 4 met het kenmerk dat de omkeertrap een veldeffecttransistor van het verrijkingstype bevat waarvan een poort de ingang van de trap vorm, 35 waarvan een afvoer via een belasting met een voedingslijn is verbonden en de uitgang van de trap vormt en waarvan een aanvoer aan een andere voedingslijn is gekoppeld. ^8*00846 PHN 12.491 '14
  4. 6. Geïntegreerde schakeling volgens een der conclusies 2 tot en met 4 met het kenmerk dat de omkeertrap een eerste veldeffecttransistor en een daarmee in serie geschakelde complementaire tweede veldeffecttransistor van het verrijkingstype bevat, die beide 5 voorzien zijn van een aanvoer, een afvoer en een poort, waarbij de poorten zijn doorverbonden en de ingang van de trap vormen, waarbij de afvoeren zijn doorverbonden en de uitgang van de trap vormen en waarbij de aanvoeren aan een voedingslijn zijn gekoppeld.
  5. 7. Geïntegreerde schakeling volgens een der voorgaande 10 conclusies met het kenmerk dat de dielektrische laag een siliciumoxydelaag is die althans ter plaatse van de geleidende lagen een dikte heeft van praktisch 5-30 nm.
  6. 8. Geïntegreerde schakeling volgens een der voorgaande conclusies met het kenmerk dat een van de geleidende lagen van het 15 programmeerbare element een in het halfgeleiderlichaam van een eerste geleidingstype liggende, relatief zwak gedoteerde oppervlaktezone van een tweede geleidingstype omvat, waarop de dielektrische laag ligt en die althans gedeeltelijk grenst aan een eveneens in het halfgeleiderlichaam liggende, relatief hoog gedoteerde zone van het 20 tweede geleidingstype welke althans deel uitmaakt van een elektrische aansluiting van de oppervlaktezone.
  7. 9. Elektronische kaart voorzien van de geïntegreerde schakeling volgens een of meer der voorgaande conclusies. , 880 0848
NL8800846A 1988-04-05 1988-04-05 Geintegreerde schakeling met een programmeerbare cel. NL8800846A (nl)

Priority Applications (6)

Application Number Priority Date Filing Date Title
NL8800846A NL8800846A (nl) 1988-04-05 1988-04-05 Geintegreerde schakeling met een programmeerbare cel.
DE68916089T DE68916089T2 (de) 1988-04-05 1989-03-30 Integrierte Schaltung mit einer programmierbaren Zelle.
EP89200809A EP0336500B1 (en) 1988-04-05 1989-03-30 Integrated circuit comprising a programmable cell
KR1019890004343A KR890016675A (ko) 1988-04-05 1989-04-03 프로그램 가능 셀을 포함하는 집적 회로
JP1084132A JPH0212696A (ja) 1988-04-05 1989-04-04 集積回路
US07/643,687 US5086331A (en) 1988-04-05 1991-01-18 Integrated circuit comprising a programmable cell

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8800846 1988-04-05
NL8800846A NL8800846A (nl) 1988-04-05 1988-04-05 Geintegreerde schakeling met een programmeerbare cel.

Publications (1)

Publication Number Publication Date
NL8800846A true NL8800846A (nl) 1989-11-01

Family

ID=19852053

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8800846A NL8800846A (nl) 1988-04-05 1988-04-05 Geintegreerde schakeling met een programmeerbare cel.

Country Status (6)

Country Link
US (1) US5086331A (nl)
EP (1) EP0336500B1 (nl)
JP (1) JPH0212696A (nl)
KR (1) KR890016675A (nl)
DE (1) DE68916089T2 (nl)
NL (1) NL8800846A (nl)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5780918A (en) * 1990-05-22 1998-07-14 Seiko Epson Corporation Semiconductor integrated circuit device having a programmable adjusting element in the form of a fuse mounted on a margin of the device and a method of manufacturing the same
JP3270765B2 (ja) * 1992-03-03 2002-04-02 ローム株式会社 不揮発性記憶素子
US5303402A (en) * 1992-03-09 1994-04-12 Motorola, Inc. Electrically isolated metal mask programming using a polysilicon fuse
JPH05291887A (ja) * 1992-04-07 1993-11-05 Oki Micro Design Miyazaki:Kk シミットトリガ回路
FR2713398B1 (fr) * 1993-11-30 1996-01-19 Sgs Thomson Microelectronics Fusible pour circuit intégré.
JP2786104B2 (ja) * 1994-02-28 1998-08-13 日本電気株式会社 半導体装置
US5440246A (en) * 1994-03-22 1995-08-08 Mosel Vitelic, Incorporated Programmable circuit with fusible latch
US5525814A (en) * 1995-01-19 1996-06-11 Texas Instruments Incorporated Three dimensional integrated latch and bulk pass transistor for high density field reconfigurable architecture
EP0797144B1 (en) * 1996-03-22 2002-08-14 STMicroelectronics S.r.l. Circuit for detecting the coincidence between a binary information unit stored therein and an external datum
US6087707A (en) * 1996-04-16 2000-07-11 Micron Technology, Inc. Structure for an antifuse cell
US5909049A (en) * 1997-02-11 1999-06-01 Actel Corporation Antifuse programmed PROM cell
US5889414A (en) * 1997-04-28 1999-03-30 Mosel Vitelic Corporation Programmable circuits
US6163492A (en) 1998-10-23 2000-12-19 Mosel Vitelic, Inc. Programmable latches that include non-volatile programmable elements
US6084803A (en) * 1998-10-23 2000-07-04 Mosel Vitelic, Inc. Initialization of non-volatile programmable latches in circuits in which an initialization operation is performed
US6229733B1 (en) 1999-03-24 2001-05-08 Texas Instruments Incorporated Non-volatile memory cell for linear mos integrated circuits utilizing fused mosfet gate oxide
US7145370B2 (en) 2003-09-05 2006-12-05 Impinj, Inc. High-voltage switches in single-well CMOS processes
US20050212022A1 (en) * 2004-03-24 2005-09-29 Greer Edward C Memory cell having an electric field programmable storage element, and method of operating same
US7177182B2 (en) 2004-03-30 2007-02-13 Impinj, Inc. Rewriteable electronic fuses
US7242614B2 (en) * 2004-03-30 2007-07-10 Impinj, Inc. Rewriteable electronic fuses
US7388420B2 (en) 2004-03-30 2008-06-17 Impinj, Inc. Rewriteable electronic fuses
US7283390B2 (en) 2004-04-21 2007-10-16 Impinj, Inc. Hybrid non-volatile memory
US8111558B2 (en) 2004-05-05 2012-02-07 Synopsys, Inc. pFET nonvolatile memory
US7257033B2 (en) 2005-03-17 2007-08-14 Impinj, Inc. Inverter non-volatile memory cell and array system
US7679957B2 (en) 2005-03-31 2010-03-16 Virage Logic Corporation Redundant non-volatile memory cell
US8122307B1 (en) 2006-08-15 2012-02-21 Synopsys, Inc. One time programmable memory test structures and methods
US7804714B1 (en) * 2007-02-21 2010-09-28 National Semiconductor Corporation System and method for providing an EPROM with different gate oxide thicknesses
US7719896B1 (en) 2007-04-24 2010-05-18 Virage Logic Corporation Configurable single bit/dual bits memory
US7894261B1 (en) 2008-05-22 2011-02-22 Synopsys, Inc. PFET nonvolatile memory
US8625242B2 (en) * 2011-08-03 2014-01-07 Maxim Integrated Products, Inc. Failsafe galvanic isolation barrier

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3493786A (en) * 1967-05-02 1970-02-03 Rca Corp Unbalanced memory cell
JPS55160392A (en) * 1979-05-28 1980-12-13 Nec Corp Semiconductor memory
DE3175263D1 (en) * 1981-06-25 1986-10-09 Ibm Electrically programmable read-only memory
JPS59142800A (ja) * 1983-02-04 1984-08-16 Fujitsu Ltd 半導体集積回路装置
JPS61101073A (ja) * 1984-10-24 1986-05-19 Nec Corp 不揮発性ランダム・アクセス半導体メモリ
US4782466A (en) * 1985-09-04 1988-11-01 Fujitsu Limited Programmable semiconductor read only memory device
GB2184287B (en) * 1985-12-13 1989-10-18 Intel Corp Integrated circuit dual port static memory cell
US4757359A (en) * 1986-04-07 1988-07-12 American Microsystems, Inc. Thin oxide fuse

Also Published As

Publication number Publication date
US5086331A (en) 1992-02-04
KR890016675A (ko) 1989-11-29
EP0336500B1 (en) 1994-06-15
JPH0212696A (ja) 1990-01-17
DE68916089D1 (de) 1994-07-21
DE68916089T2 (de) 1995-02-16
EP0336500A1 (en) 1989-10-11

Similar Documents

Publication Publication Date Title
NL8800846A (nl) Geintegreerde schakeling met een programmeerbare cel.
US6766960B2 (en) Smart card having memory using a breakdown phenomena in an ultra-thin dielectric
US6700151B2 (en) Reprogrammable non-volatile memory using a breakdown phenomena in an ultra-thin dielectric
US6992925B2 (en) High density semiconductor memory cell and memory array using a single transistor and having counter-doped poly and buried diffusion wordline
US6909635B2 (en) Programmable memory cell using charge trapping in a gate oxide
US5896315A (en) Nonvolatile memory
EP1436815B1 (en) Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
US7746696B1 (en) CMOS twin cell non-volatile random access memory
US6940751B2 (en) High density semiconductor memory cell and memory array using a single transistor and having variable gate oxide breakdown
US6798693B2 (en) Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
US5465231A (en) EEPROM and logic LSI chip including such EEPROM
US6898116B2 (en) High density semiconductor memory cell and memory array using a single transistor having a buried N+ connection
US5291434A (en) MOS fuse with oxide breakdown and application thereof to memory cards
US5914509A (en) Two-terminal electrically-reprogrammable programmable logic element
US6525962B1 (en) High current and/or high speed electrically erasable memory cell for programmable logic devices
BE1007475A3 (nl) Halfgeleiderinrichting met een niet-vluchtig geheugen en werkwijze ter vervaardiging van een dergelijke halfgeleiderinrichting.
US4665503A (en) Non-volatile memory devices
JPS60206176A (ja) 半導体装置
US20040027877A1 (en) Method for setting the threshold voltage of a field-effect transistor, field-effect transistor and integrated circuit

Legal Events

Date Code Title Description
A1B A search report has been drawn up
BV The patent application has lapsed