JP2786104B2 - 半導体装置 - Google Patents
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- H—ELECTRICITY
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/181—Low-frequency amplifiers, e.g. audio preamplifiers
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- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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-
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Description
【０００１】
【産業上の利用分野】本発明は接合形電界効果トランジ
スタ（以下、接合形ＦＥＴ、と称す）を有する半導体装
置に係わり、特に外部回路から接合形ＦＥＴの出力側へ
の雑音を遮断した半導体装置に関する。
スタ（以下、接合形ＦＥＴ、と称す）を有する半導体装
置に係わり、特に外部回路から接合形ＦＥＴの出力側へ
の雑音を遮断した半導体装置に関する。
【０００２】
【従来の技術】従来の接合形ＦＥＴを有する半導体装置
の平面図を図６（Ａ）に示し、その回路図の一例を図６
（Ｂ）に示す。
の平面図を図６（Ａ）に示し、その回路図の一例を図６
（Ｂ）に示す。
【０００３】まず図６（Ａ）を参照すると、半導体基板
（半導体チップ）の表面にソース電極（Ｓ）２およびド
レイン電極（Ｄ）３が形成され、各電極２，３はボンデ
イングパッド２１，２３とそこからＮ型の活性領域上に
入り込みそこに形成されてあるＮ+ 型拡散層にそれぞれ
接続する複数のフィンガー部２２，２４から構成されて
いる。また、各Ｎ+ 型拡散層間にはＰ+ 型拡散層がゲー
ト領域（Ｇ）として形成され、このゲート電極は半導体
基板のＰ+ 型裏面から取り出される。
（半導体チップ）の表面にソース電極（Ｓ）２およびド
レイン電極（Ｄ）３が形成され、各電極２，３はボンデ
イングパッド２１，２３とそこからＮ型の活性領域上に
入り込みそこに形成されてあるＮ+ 型拡散層にそれぞれ
接続する複数のフィンガー部２２，２４から構成されて
いる。また、各Ｎ+ 型拡散層間にはＰ+ 型拡散層がゲー
ト領域（Ｇ）として形成され、このゲート電極は半導体
基板のＰ+ 型裏面から取り出される。
【０００４】またこの従来の接合形ＦＥＴを有する半導
体装置は、図６（Ａ）では図示を省略しているが図６
（Ｂ）に示すように、入力側のゲート（Ｇ）−ソース
（Ｓ）間にダイオード（Ｄｉ）が挿入形成され、出力側
のドレイン（Ｄ）−ソース（Ｓ）間にツェナーダイオー
ド（Ｚ−Ｄｉ）がドレイン電極に印加される過電圧から
接合形ＦＥＴを保護するために挿入形成されており、こ
の技術は例えば実開平２−５６４３８号に開示されてい
る。
体装置は、図６（Ａ）では図示を省略しているが図６
（Ｂ）に示すように、入力側のゲート（Ｇ）−ソース
（Ｓ）間にダイオード（Ｄｉ）が挿入形成され、出力側
のドレイン（Ｄ）−ソース（Ｓ）間にツェナーダイオー
ド（Ｚ−Ｄｉ）がドレイン電極に印加される過電圧から
接合形ＦＥＴを保護するために挿入形成されており、こ
の技術は例えば実開平２−５６４３８号に開示されてい
る。
【０００５】
【発明が解決しようとする課題】しかしながら従来の接
合形ＦＥＴのソース−ドレイン間の容量（出力容量）は
２〜３ｐＦ程度の小さい寄生容量であるから、外部から
の高周波雑音を十分に遮断することは困難である。また
この容量はＣGD（ゲート−ドレイン間の寄生容量）＋Ｃ
DS（ドレイン−ソース間の寄生容量）で算出されＣDS≒
０であるから、容量を大きくするためにはＰ+ 型拡散層
のゲート領域の面積を増加させてＣGDを大きくしなけれ
ばならないが、ゲート領域の面積が増加するとｇm 低下
等の特性の犠牲を伴う。
合形ＦＥＴのソース−ドレイン間の容量（出力容量）は
２〜３ｐＦ程度の小さい寄生容量であるから、外部から
の高周波雑音を十分に遮断することは困難である。また
この容量はＣGD（ゲート−ドレイン間の寄生容量）＋Ｃ
DS（ドレイン−ソース間の寄生容量）で算出されＣDS≒
０であるから、容量を大きくするためにはＰ+ 型拡散層
のゲート領域の面積を増加させてＣGDを大きくしなけれ
ばならないが、ゲート領域の面積が増加するとｇm 低下
等の特性の犠牲を伴う。
【０００６】一方、保護回路用のツェナーダイオードに
よる容量（寄生容量）増加も、ソース−ドレイン間に十
分の容量を得るためには非常に大面積を必要とするため
現実的ではない。
よる容量（寄生容量）増加も、ソース−ドレイン間に十
分の容量を得るためには非常に大面積を必要とするため
現実的ではない。
【０００７】しかもこれらの容量はＰＮ接合容量である
から、容量の大きさはソース−ドレイン間に加わる電位
差に依存し、出力レベルにより外部回路からの高周波雑
音遮断特性が変化してしまう。
から、容量の大きさはソース−ドレイン間に加わる電位
差に依存し、出力レベルにより外部回路からの高周波雑
音遮断特性が変化してしまう。
【０００８】ここで、半導体基板（半導体チップ）の外
に容量素子を取り付けても高周波雑音を有効に遮断する
ことは不可能である。
に容量素子を取り付けても高周波雑音を有効に遮断する
ことは不可能である。
【０００９】このように従来の接合形ＦＥＴは外部回路
からの雑音に対して有効な遮断ができないから、接合形
ＦＥＴの諸特性（相互コンダクタンス等）が変動すると
いう問題があった。
からの雑音に対して有効な遮断ができないから、接合形
ＦＥＴの諸特性（相互コンダクタンス等）が変動すると
いう問題があった。
【００１０】特に接合形ＦＥＴをエレクトレットコンデ
ンサマイクロホン（自動車電話等の携帯用電話や携帯無
線などに用いられる小型化されたマイクロホン）にアン
プとして組み込んだ場合、近くにある搬送波を作り出す
高周波発振器の影響を受ける等して１０ｋＨｚ以上の周
波数の雑音を拾いやすく問題を生じる。
ンサマイクロホン（自動車電話等の携帯用電話や携帯無
線などに用いられる小型化されたマイクロホン）にアン
プとして組み込んだ場合、近くにある搬送波を作り出す
高周波発振器の影響を受ける等して１０ｋＨｚ以上の周
波数の雑音を拾いやすく問題を生じる。
【００１１】一方、このようなエレクトレットコンデン
サマイクロホン等では振動板に蓄積された電荷を素早く
逃す必要があり、このために入力ゲートがダイオード構
成の接合形ＦＥＴを用いる必要があり、入力容量が大き
いＭＯＳＦＥＴを用いることは過渡特性が悪くなり不可
能である。
サマイクロホン等では振動板に蓄積された電荷を素早く
逃す必要があり、このために入力ゲートがダイオード構
成の接合形ＦＥＴを用いる必要があり、入力容量が大き
いＭＯＳＦＥＴを用いることは過渡特性が悪くなり不可
能である。
【００１２】したがって本発明の目的は、接合形ＦＥＴ
の出力側に印加される雑音を有効に遮断することが可能
な半導体装置を提供することである。
の出力側に印加される雑音を有効に遮断することが可能
な半導体装置を提供することである。
【００１３】本発明の他の目的は、接合形ＦＥＴの本来
の特性に支障を生ずることなく、高周波雑音が接合形Ｆ
ＥＴに入力することを有効に遮断することができる半導
体装置を提供することである。
の特性に支障を生ずることなく、高周波雑音が接合形Ｆ
ＥＴに入力することを有効に遮断することができる半導
体装置を提供することである。
【００１４】本発明の別の目的は、エレクトレットコン
デンサマイクロホンに用いるのに好適な接合形ＦＥＴを
有する半導体装置を提供することである。
デンサマイクロホンに用いるのに好適な接合形ＦＥＴを
有する半導体装置を提供することである。
【００１５】
【課題を解決するための手段】本発明の特徴は、半導体
基板の主表面上にソース電極およびドレイン電極を設け
た接合形ＦＥＴを有する半導体装置において、前記主表
面上にＭＯＳ型コンデンサを形成し、該ＭＯＳ型コンデ
ンサの第１の電極を前記ソース電極に接続し第２の電極
を前記ドレイン電極に接続した半導体装置にある。ここ
で、前記第１および第２の電極のうちの下部電極はボロ
ンあるいはリン等の不純物を高濃度に含有したポリシリ
コン膜から構成され、上部電極はアルミニウム等の金属
膜から構成することができる。この場合、前記ソースも
しくはドレイン電極に接続したポリシリコン膜が前記主
表面に形成された絶縁膜上を前記ＭＯＳ型コンデンサを
形成する箇所まで延在して前記下部電極を構成し、前記
ドレインもしくはソース電極と前記上部電極とは一体的
に形成されていることが好ましい。また、前記第１およ
び第２の電極間のコンデンサ誘電体膜は、シリコン酸化
膜、シリコン窒化膜、アルミナ膜、リンガラス膜もしく
はボロンガラス膜またはこれら膜を組み合わせた複合膜
から構成されることができる。
基板の主表面上にソース電極およびドレイン電極を設け
た接合形ＦＥＴを有する半導体装置において、前記主表
面上にＭＯＳ型コンデンサを形成し、該ＭＯＳ型コンデ
ンサの第１の電極を前記ソース電極に接続し第２の電極
を前記ドレイン電極に接続した半導体装置にある。ここ
で、前記第１および第２の電極のうちの下部電極はボロ
ンあるいはリン等の不純物を高濃度に含有したポリシリ
コン膜から構成され、上部電極はアルミニウム等の金属
膜から構成することができる。この場合、前記ソースも
しくはドレイン電極に接続したポリシリコン膜が前記主
表面に形成された絶縁膜上を前記ＭＯＳ型コンデンサを
形成する箇所まで延在して前記下部電極を構成し、前記
ドレインもしくはソース電極と前記上部電極とは一体的
に形成されていることが好ましい。また、前記第１およ
び第２の電極間のコンデンサ誘電体膜は、シリコン酸化
膜、シリコン窒化膜、アルミナ膜、リンガラス膜もしく
はボロンガラス膜またはこれら膜を組み合わせた複合膜
から構成されることができる。
【００１６】本発明の他の特徴は、半導体基板の主表面
上にソース電極およびドレイン電極を設けＰ型不純物領
域をゲート領域とするＮチャネル型の接合形ＦＥＴを有
する半導体装置において、前記主表面上にＭＯＳ型コン
デンサを形成し、前記ＭＯＳ型コンデンサの第１の電極
を前記ソース電極に接続し第２の電極を前記ドレイン電
極に接続し、前記半導体基板に、カソードを前記ゲート
領域に接続しアノードを前記ソース電極に接続したダイ
オードを形成した半導体装置にある。ここで、前記半導
体基板上に抵抗素子が形成され、前記抵抗素子の一端部
分が前記ソース電極に接続し他端部分が前記ゲート領域
に接続することができる。
上にソース電極およびドレイン電極を設けＰ型不純物領
域をゲート領域とするＮチャネル型の接合形ＦＥＴを有
する半導体装置において、前記主表面上にＭＯＳ型コン
デンサを形成し、前記ＭＯＳ型コンデンサの第１の電極
を前記ソース電極に接続し第２の電極を前記ドレイン電
極に接続し、前記半導体基板に、カソードを前記ゲート
領域に接続しアノードを前記ソース電極に接続したダイ
オードを形成した半導体装置にある。ここで、前記半導
体基板上に抵抗素子が形成され、前記抵抗素子の一端部
分が前記ソース電極に接続し他端部分が前記ゲート領域
に接続することができる。
【００１７】本発明の別の特徴は、半導体基板の主表面
上に接合形ＦＥＴのソース電極およびドレイン電極を形
成し、前記ソース電極と前記ドレイン電極の間に前記主
表面上に形成したＭＯＳ型コンデンサを接続し、エレク
トレットコンデンサマイクロホン内に組み込んで用いる
半導体装置にある。
上に接合形ＦＥＴのソース電極およびドレイン電極を形
成し、前記ソース電極と前記ドレイン電極の間に前記主
表面上に形成したＭＯＳ型コンデンサを接続し、エレク
トレットコンデンサマイクロホン内に組み込んで用いる
半導体装置にある。
【００１８】
【実施例】以下、図面を参照して本発明を説明する。
【００１９】図１は本発明の第１の実施例の接合形ＦＥ
Ｔを有する半導体装置を示す平面図であり、図２
（Ａ），図２（Ｂ），図２（Ｃ）および図２（Ｄ）はそ
れぞれ図１のＡ−Ａ’部，Ｂ−Ｂ’部，Ｃ−Ｃ’部およ
びＤ−Ｄ’部の断面図である。また、図３はこの実施例
の等価回路図である。
Ｔを有する半導体装置を示す平面図であり、図２
（Ａ），図２（Ｂ），図２（Ｃ）および図２（Ｄ）はそ
れぞれ図１のＡ−Ａ’部，Ｂ−Ｂ’部，Ｃ−Ｃ’部およ
びＤ−Ｄ’部の断面図である。また、図３はこの実施例
の等価回路図である。
【００２０】第１の実施例の接合形ＦＥＴを有する半導
体チップ５０には、接合形ＦＥＴ６０とＭＯＳ型コンデ
ンサ７０を有している。
体チップ５０には、接合形ＦＥＴ６０とＭＯＳ型コンデ
ンサ７０を有している。
【００２１】Ｐ+ 型シリコン基体１１上に膜厚４μｍの
Ｎ型シリコンエピタキシャル層６１が形成され、主面
（表面）１３よりＰ+ 型素子分離領域１２がＰ+ 型シリ
コン基体１１に達した半導体基板となっている。
Ｎ型シリコンエピタキシャル層６１が形成され、主面
（表面）１３よりＰ+ 型素子分離領域１２がＰ+ 型シリ
コン基体１１に達した半導体基板となっている。
【００２２】このＰ+ 型素子分離領域１２に囲まれた島
状のＮ型シリコンエピタキシャル層６１内に、細長状に
延在した（図１でＸ方向に延在）深さが２μｍのＮ+ 型
ソース領域６２とＮ+ 型ドレイン領域６３が交互に配列
（図１でＹ方向に配列）し、その間にそれぞれ幅１．５
μｍの細長状に同様に延在し深さが３μｍのＰ+ 型ゲー
ト領域６４が形成されている。このＰ+ 型ゲート領域６
４はその端部でＰ+ 型素子分離領域１２に接続し、Ｐ+
型シリコン基体１１の裏面に形成されたゲ−ト電極４９
から取り出される。
状のＮ型シリコンエピタキシャル層６１内に、細長状に
延在した（図１でＸ方向に延在）深さが２μｍのＮ+ 型
ソース領域６２とＮ+ 型ドレイン領域６３が交互に配列
（図１でＹ方向に配列）し、その間にそれぞれ幅１．５
μｍの細長状に同様に延在し深さが３μｍのＰ+ 型ゲー
ト領域６４が形成されている。このＰ+ 型ゲート領域６
４はその端部でＰ+ 型素子分離領域１２に接続し、Ｐ+
型シリコン基体１１の裏面に形成されたゲ−ト電極４９
から取り出される。
【００２３】主面１３上に膜厚１μｍのシリコン酸化膜
１４が形成され、そこにそれぞれのソース、ドレイン領
域６２，６３に達するコンタクト孔１６が形成され、シ
リコン酸化膜１４の上面からコンタクト孔１６の側面に
かけて膜厚５００ｎｍのシリコン窒化膜１５が形成され
ている。
１４が形成され、そこにそれぞれのソース、ドレイン領
域６２，６３に達するコンタクト孔１６が形成され、シ
リコン酸化膜１４の上面からコンタクト孔１６の側面に
かけて膜厚５００ｎｍのシリコン窒化膜１５が形成され
ている。
【００２４】シリコン窒化膜１５上にアルミ系の金属の
ソース電極６７（Ｓ）が形成され、このソース電極６７
は円形状のボンディングパッド６６とそれぞれのＮ+ 型
ソース領域６２にコンタクト孔１６を通してオーミック
接続する長方形状のフィンガー部６５を有している。
ソース電極６７（Ｓ）が形成され、このソース電極６７
は円形状のボンディングパッド６６とそれぞれのＮ+ 型
ソース領域６２にコンタクト孔１６を通してオーミック
接続する長方形状のフィンガー部６５を有している。
【００２５】同様に、シリコン窒化膜１５上にアルミ系
の金属のドレイン電極５７が形成され、このドレイン電
極５７は円形状のボンディングパッド５６とそれぞれの
Ｎ+型ドレイン領域６３にコンタクト孔１６を通してオ
ーミック接続する長方形状のフィンガー部５５を有して
いる。
の金属のドレイン電極５７が形成され、このドレイン電
極５７は円形状のボンディングパッド５６とそれぞれの
Ｎ+型ドレイン領域６３にコンタクト孔１６を通してオ
ーミック接続する長方形状のフィンガー部５５を有して
いる。
【００２６】島状のＮ型シリコンエピタキシャル層６１
の外側のシリコン酸化膜１４の上にＭＯＳ型コンデンサ
７０が設けられている。このＭＯＳ型コンデンサ７０
は、電気抵抗を低下させるためにリンもしくはボロン等
の不純物を１×１０18ｃｍ-3以上の高濃度に含有した膜
厚１μｍのポリシリコン膜の下部電極７１と、シリコン
酸化膜の誘電体膜７３と、シリコン窒化膜１５の開口部
１７を通して誘電体膜７３に当接するアルミ系の金属の
上部電極７２から構成されている。
の外側のシリコン酸化膜１４の上にＭＯＳ型コンデンサ
７０が設けられている。このＭＯＳ型コンデンサ７０
は、電気抵抗を低下させるためにリンもしくはボロン等
の不純物を１×１０18ｃｍ-3以上の高濃度に含有した膜
厚１μｍのポリシリコン膜の下部電極７１と、シリコン
酸化膜の誘電体膜７３と、シリコン窒化膜１５の開口部
１７を通して誘電体膜７３に当接するアルミ系の金属の
上部電極７２から構成されている。
【００２７】そして下部電極７１を形成するポリシリコ
ン膜はシリコン酸化膜１４上を延在する接続部４８によ
りドレイン電極５７のボンディングパッド５６とシリコ
ン窒化膜１５に形成されたコンタクト孔１８を通して接
続される。
ン膜はシリコン酸化膜１４上を延在する接続部４８によ
りドレイン電極５７のボンディングパッド５６とシリコ
ン窒化膜１５に形成されたコンタクト孔１８を通して接
続される。
【００２８】一方、上部電極７２はシリコン窒化膜１５
上を延在するアルミ系の接続部４７によりソース電極６
７のボンディングパッド６６と接続される。そしてソー
ス電極６７のボンディングパッド６６およびフィンガー
部６５、接続部４７ならびにＭＯＳ型コンデンサ７０の
上部電極７２はアルミ系の金属により一体的に形成され
ている。
上を延在するアルミ系の接続部４７によりソース電極６
７のボンディングパッド６６と接続される。そしてソー
ス電極６７のボンディングパッド６６およびフィンガー
部６５、接続部４７ならびにＭＯＳ型コンデンサ７０の
上部電極７２はアルミ系の金属により一体的に形成され
ている。
【００２９】シリコン膜化膜の誘電体膜７３の膜厚が５
０ｎｍ，コンデンサの面積すなわち上部電極７２が誘電
体膜７３に当接する開口部１７の形状が１辺１７０μｍ
の正方形の場合、ＭＯＳ型コンデンサ７０の容量値は２
０ｐＦとなる。
０ｎｍ，コンデンサの面積すなわち上部電極７２が誘電
体膜７３に当接する開口部１７の形状が１辺１７０μｍ
の正方形の場合、ＭＯＳ型コンデンサ７０の容量値は２
０ｐＦとなる。
【００３０】このようなＭＯＳ型コンデンサ７０をソー
ス・ドレイン間に挿入形成することにより、例えば接合
形ＦＥＴが駆動する回路の入力インピーダンスを１ＭΩ
の場合、遮断周波数ｆ’は１／（２π×ＣＲ）＝１／
｛２π×２０（ｐＦ）×１（ＭΩ）｝＝８×１０3 ［Ｈ
ｚ］＝８［ｋＨｚ］となる。
ス・ドレイン間に挿入形成することにより、例えば接合
形ＦＥＴが駆動する回路の入力インピーダンスを１ＭΩ
の場合、遮断周波数ｆ’は１／（２π×ＣＲ）＝１／
｛２π×２０（ｐＦ）×１（ＭΩ）｝＝８×１０3 ［Ｈ
ｚ］＝８［ｋＨｚ］となる。
【００３１】したがって接合形ＦＥＴのソース・ドレイ
ン間に形成されるＭＯＳ型コンデンサ７０は遮断周波数
ｆ’以上の周波数成分（高周波雑音）を通さないローパ
スフィルタとしての機能を有している。
ン間に形成されるＭＯＳ型コンデンサ７０は遮断周波数
ｆ’以上の周波数成分（高周波雑音）を通さないローパ
スフィルタとしての機能を有している。
【００３２】以上はＭＯＳ型コンデンサ７０の容量値が
２０ｐＦで１ＭΩの負荷抵抗値の場合について述べた
が、容量値は抵抗値および遮断したい周波数により自由
に決定される。
２０ｐＦで１ＭΩの負荷抵抗値の場合について述べた
が、容量値は抵抗値および遮断したい周波数により自由
に決定される。
【００３３】図４は本発明の接合形ＦＥＴを有する半導
体装置を用いたエレクトレットコンデンサマイクロホン
の一部を示す概略図である。
体装置を用いたエレクトレットコンデンサマイクロホン
の一部を示す概略図である。
【００３４】外部の直流電源を不要にするためにエレク
トレット現象を有するように特殊処理をほどこした高分
子フィルムからなる振動板（エレクトレットダイアグラ
ム）９１に用い、この振動板９１と対向する背極９２
が、ＭＯＳ型コンデンサ７０を接続した本発明の接合形
ＦＥＴ６０のゲート電極Ｇに結合して入力電気信号をＦ
ＥＴ６０に入力する。
トレット現象を有するように特殊処理をほどこした高分
子フィルムからなる振動板（エレクトレットダイアグラ
ム）９１に用い、この振動板９１と対向する背極９２
が、ＭＯＳ型コンデンサ７０を接続した本発明の接合形
ＦＥＴ６０のゲート電極Ｇに結合して入力電気信号をＦ
ＥＴ６０に入力する。
【００３５】電池９３の正側がＦＥＴのドレイン電極Ｄ
に接続し、負側がＦＥＴのソース電極Ｓに接続してい
る。さらに、ソース電極Ｓは出力抵抗ＲOUT を通して接
地されている。
に接続し、負側がＦＥＴのソース電極Ｓに接続してい
る。さらに、ソース電極Ｓは出力抵抗ＲOUT を通して接
地されている。
【００３６】また、容量成分を入力電圧成分に変換する
ダイオード（Ｄ1 ）９５が取り付けられ、振動板系およ
び接合型ＦＥＴに蓄積された電荷を素早く除去するため
にダイオード（Ｄ2 ）９６、抵抗素子（Ｒ）９８、ダイ
オード（Ｄ3 ）９７が形成される。このうちダイオード
（Ｄ3 ）９７は接合形ＦＥＴ６０のソース−ゲート間の
寄生容量である。またダイオードは両端に０．６Ｖ程度
の電圧が印加しないと動作しないから、０〜０．５Ｖ程
度までの間での蓄積電荷の除去は抵抗素子（Ｒ）９８で
行う。
ダイオード（Ｄ1 ）９５が取り付けられ、振動板系およ
び接合型ＦＥＴに蓄積された電荷を素早く除去するため
にダイオード（Ｄ2 ）９６、抵抗素子（Ｒ）９８、ダイ
オード（Ｄ3 ）９７が形成される。このうちダイオード
（Ｄ3 ）９７は接合形ＦＥＴ６０のソース−ゲート間の
寄生容量である。またダイオードは両端に０．６Ｖ程度
の電圧が印加しないと動作しないから、０〜０．５Ｖ程
度までの間での蓄積電荷の除去は抵抗素子（Ｒ）９８で
行う。
【００３７】図４において想像線５０で示した領域が図
１乃至図３で示した第１の実施例の半導体装置５０を示
し、接合形ＦＥＴ６０、ＭＯＳ型コンデンサ７０および
寄生ダイオード（接合形ＦＥＴ内のＰＮ接合によるダイ
オード）９７が半導体チップ５０に形成され、半導体チ
ップの各端子（図４で○示す）に他の素子が外付けされ
る。
１乃至図３で示した第１の実施例の半導体装置５０を示
し、接合形ＦＥＴ６０、ＭＯＳ型コンデンサ７０および
寄生ダイオード（接合形ＦＥＴ内のＰＮ接合によるダイ
オード）９７が半導体チップ５０に形成され、半導体チ
ップの各端子（図４で○示す）に他の素子が外付けされ
る。
【００３８】一方、図４において想像線８０で示した領
域がダイオード（Ｄ2 ）９６および抵抗素子（Ｒ）９８
も半導体チップに集積化した、次に説明する図５の第２
の実施例の半導体装置８０を示している。
域がダイオード（Ｄ2 ）９６および抵抗素子（Ｒ）９８
も半導体チップに集積化した、次に説明する図５の第２
の実施例の半導体装置８０を示している。
【００３９】図５（Ａ）は本発明の第２の実施例の半導
体装置の平面図であり、図５（Ｂ）および図５（Ｃ）は
それぞれ図５（Ａ）のＢ−Ｂ’部およびＣ−Ｃ’部の断
面図である。尚、図５において図１乃至図３と同一もし
くは類似の機能の箇所は同一の符号で示してあるから、
重複する説明は省略する。
体装置の平面図であり、図５（Ｂ）および図５（Ｃ）は
それぞれ図５（Ａ）のＢ−Ｂ’部およびＣ−Ｃ’部の断
面図である。尚、図５において図１乃至図３と同一もし
くは類似の機能の箇所は同一の符号で示してあるから、
重複する説明は省略する。
【００４０】図５（Ｂ）において、Ｐ+ 型素子分離領域
１２に囲まれた島状のＮ型シリコンエピタキシャル層６
１’内にＰ型不純物領域８１が形成され、その内にＮ型
不純物領域８２が形成され、両領域８１，８２間のＰＮ
接合でダイオード（Ｄ2 ）９６を構成している。ソース
電極６７のボンディングパッド６６から同じアルミ系の
接続部８３がシリコン窒化膜１９上を延在してコンタク
ト孔８５を通してＰ型不純物領域８１に接続し、Ｎ型不
純物領域８２にコンタクト孔８６を通して接続したアル
ミ系の接続部８４がコンタクト孔８７を通してＰ+ 型素
子分離領域１２に接続してゲート領域、ゲート電極と結
合している。
１２に囲まれた島状のＮ型シリコンエピタキシャル層６
１’内にＰ型不純物領域８１が形成され、その内にＮ型
不純物領域８２が形成され、両領域８１，８２間のＰＮ
接合でダイオード（Ｄ2 ）９６を構成している。ソース
電極６７のボンディングパッド６６から同じアルミ系の
接続部８３がシリコン窒化膜１９上を延在してコンタク
ト孔８５を通してＰ型不純物領域８１に接続し、Ｎ型不
純物領域８２にコンタクト孔８６を通して接続したアル
ミ系の接続部８４がコンタクト孔８７を通してＰ+ 型素
子分離領域１２に接続してゲート領域、ゲート電極と結
合している。
【００４１】図５（Ｃ）において、シリコン酸化膜１４
上に、幅２０μｍ、長さ２００μｍ、膜厚０．８μｍで
比抵抗が１×１０9 Ω・ｃｍの多結晶シリコンから成る
抵抗素子（Ｒ）９８が形成されている。そしてソース電
極からの接続部８３がコンタクト孔８９を通して抵抗素
子９８の一方の端部に接続し、抵抗素子９８の他方の端
部はコンタクト孔８８を通してＰ+ 型素子分離領域１２
に接続してゲート領域、ゲート電極と結合している。
上に、幅２０μｍ、長さ２００μｍ、膜厚０．８μｍで
比抵抗が１×１０9 Ω・ｃｍの多結晶シリコンから成る
抵抗素子（Ｒ）９８が形成されている。そしてソース電
極からの接続部８３がコンタクト孔８９を通して抵抗素
子９８の一方の端部に接続し、抵抗素子９８の他方の端
部はコンタクト孔８８を通してＰ+ 型素子分離領域１２
に接続してゲート領域、ゲート電極と結合している。
【００４２】上記実施例では、比誘電率が３．７−３．
９のシリコン酸化膜を誘電体膜７３に用いることを例示
した。しかし誘電体膜として比誘電率が６．０−７．４
のシリコン窒化膜を用いることも、もしくはアルミナ
膜、リンガラス膜、ボロンガラス膜を用いることもでき
る。またはこれら膜を組み合わせた複合膜から誘電体膜
を構成してもよい。
９のシリコン酸化膜を誘電体膜７３に用いることを例示
した。しかし誘電体膜として比誘電率が６．０−７．４
のシリコン窒化膜を用いることも、もしくはアルミナ
膜、リンガラス膜、ボロンガラス膜を用いることもでき
る。またはこれら膜を組み合わせた複合膜から誘電体膜
を構成してもよい。
【００４３】
【発明の効果】以上説明したように本発明は接合形ＦＥ
Ｔのドレイン・ソース間にＭＯＳ型コンデンサを結合さ
せたので接合形ＦＥＴが駆動する外部回路からの雑音を
遮断することができ、その結果、接合形ＦＥＴの特に相
互コンダクタンスの特性の変動を抑えることができる。
Ｔのドレイン・ソース間にＭＯＳ型コンデンサを結合さ
せたので接合形ＦＥＴが駆動する外部回路からの雑音を
遮断することができ、その結果、接合形ＦＥＴの特に相
互コンダクタンスの特性の変動を抑えることができる。
【００４４】またこのため高周波発振器が近くに設置さ
れるエレクトレットコンデンサマイクロホン内に組み込
んでも、高周波発振器からの高周波雑音を有効に遮断す
ることができる。
れるエレクトレットコンデンサマイクロホン内に組み込
んでも、高周波発振器からの高周波雑音を有効に遮断す
ることができる。
【図１】本発明の第１の実施例の半導体装置（半導体チ
ップ）を示す平面図である。
ップ）を示す平面図である。
【図２】本発明の第１の実施例の半導体装置を示す断面
図であり、（Ａ）は図１のＡ−Ａ’部を、（Ｂ）は図１
のＢ−Ｂ’部を、（Ｃ）は図１のＣ−Ｃ’部を、（Ｄ）
は図１のＤ−Ｄ’部をそれぞれ示す。
図であり、（Ａ）は図１のＡ−Ａ’部を、（Ｂ）は図１
のＢ−Ｂ’部を、（Ｃ）は図１のＣ−Ｃ’部を、（Ｄ）
は図１のＤ−Ｄ’部をそれぞれ示す。
【図３】本発明の第１の実施例の半導体装置を示す等価
回路図である。
回路図である。
【図４】本発明の実施例の半導体装置をエレクトレット
コンデンサマイクロホンに組み込んだ場合を示す概略図
である。
コンデンサマイクロホンに組み込んだ場合を示す概略図
である。
【図５】本発明の第２の実施例の半導体装置（半導体チ
ップ）を示す図であり、（Ａ）は平面図、（Ｂ）は
（Ａ）のＢ−Ｂ’部の断面図、（Ｃ）は（Ａ）のＣ−
Ｃ’部の断面図である。
ップ）を示す図であり、（Ａ）は平面図、（Ｂ）は
（Ａ）のＢ−Ｂ’部の断面図、（Ｃ）は（Ａ）のＣ−
Ｃ’部の断面図である。
【図６】従来技術の半導体装置を示す図であり、（Ａ）
は平面図、（Ｂ）は等価回路図である。
は平面図、（Ｂ）は等価回路図である。
２ ソース電極 ３ ドレイン電極 １１ Ｐ+ 型シリコン基体 １２ Ｐ+ 型素子分離領域 １３ 主面（表面） １４ シリコン酸化膜 １５ シリコン窒化膜 １６ コンタクト孔 １７ 開口部 １８ コンタクト孔 ２１ ソース電極のボンデイングパッド ２２ ソース電極のフィンガー部 ２３ ドレイン電極のボンデイングパッド ２４ ドレイン電極のフィンガー部 ４７ アルミ系金属の接続部 ４８ ポリシリコン膜の接続部 ４９ ゲート電極 ５０ 半導体チップ（半導体装置） ５５ ドレイン電極のフィンガー部 ５６ ドレイン電極のボンディングパッド ５７ ドレイン電極 ６０ 接合形ＦＥＴ ６１，６１’ Ｎ型シリコンエピタキシャル層 ６２ Ｎ+ 型ソース領域 ６３ Ｎ+ 型ドレイン領域 ６４ Ｐ+ 型ゲート領域 ６５ ソース電極のフィンガー部 ６６ ソース電極のボンディングパッド ６７ ソース電極 ７０ ＭＯＳ型コンデンサ ７１ 下部電極 ７２ 上部電極 ７３ 誘電体膜 ８０ 半導体チップ（半導体装置） ８１ Ｐ型不純物領域 ８２ Ｎ型不純物領域 ８３，８４ アルミ系の接続部 ８５，８６，８７，８８，８９ コンタクト孔 ９１ 振動板 ９２ 背極 ９３ 電池 ９４，９８ 抵抗 ９５，９６，９７ ダイオード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 萩本 佳三 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 小関 康弘 山形県山形市北町四丁目12番12号 山形 日本電気株式会社内 (56)参考文献 特開 平１−128475（ＪＰ，Ａ) 特開 昭61−160962（ＪＰ，Ａ) 特開 平２−51264（ＪＰ，Ａ) 実開 平２−56438（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 - 27/098 H01L 29/80 - 29/812 H01L 27/06
Claims (11)
- 【請求項１】 半導体基板の主表面上にソース電極およ
びドレイン電極を設けた接合形電界効果トランジスタを
有する半導体装置において、前記主表面上にＭＯＳ型コ
ンデンサを形成し、該ＭＯＳ型コンデンサの第１の電極
を前記ソース電極に接続し第２の電極を前記ドレイン電
極に接続したことを特徴とする半導体装置。 - 【請求項２】 前記第１および第２の電極のうちの下部
電極は不純物を含有したポリシリコン膜から構成され、
上部電極は金属膜から構成されていることを特徴とする
請求項１に記載の半導体装置。 - 【請求項３】 前記ソースもしくはドレイン電極に接続
したポリシリコン膜が前記主表面に形成された絶縁膜上
を前記ＭＯＳ型コンデンサを形成する箇所まで延在して
前記下部電極を構成し、前記ドレインもしくはソース電
極と前記上部電極とは一体的に形成されていることを特
徴とする請求項２に記載の半導体装置。 - 【請求項４】 前記第１および第２の電極間のコンデン
サ誘電体膜は、シリコン酸化膜、シリコン窒化膜、アル
ミナ膜、リンガラス膜もしくはボロンガラス膜またはこ
れら膜を組み合わせた複合膜から構成されていることを
特徴とする請求項１に記載の半導体装置。 - 【請求項５】 半導体基板の主表面上に接合形電界効果
トランジスタのソース電極およびドレイン電極を形成
し、前記ソース電極と前記ドレイン電極との間に前記主
表面上に形成したＭＯＳ型コンデンサを接続し、エレク
トレットコンデンサマイクロホン内に組み込んで用いる
ことを特徴とする半導体装置。 - 【請求項６】 半導体基板の主表面上にソース電極およ
びドレイン電極を設けＰ型不純物領域をゲート領域とす
るＮチャネル型の接合形電界効果トランジスタを有する
半導体装置において、前記主表面上にＭＯＳ型コンデン
サを形成し、前記ＭＯＳ型コンデンサの第１の電極を前
記ソース電極に接続し第２の電極を前記ドレイン電極に
接続したことを特徴とする半導体装置。 - 【請求項７】 前記半導体基板に、カソードを前記ゲー
ト領域に接続しアノードを前記ソース電極に接続したダ
イオードが形成されていることを特徴とする請求項６に
記載の半導体装置。 - 【請求項８】 前記半導体基板上に抵抗素子が形成さ
れ、前記抵抗素子の一端部分が前記ソース電極に接続し
他端部分が前記ゲート領域に接続したことを特徴とする
請求項７に記載の半導体装置。 - 【請求項９】 半導体基板の主表面上にソース電極およ
びドレイン電極を設けＰ型不純物領域をゲート領域とす
るＮチャネル型の接合形電界効果トランジスタを有する
半導体装置において、前記主表面上にＭＯＳ型コンデン
サを形成し、該ＭＯＳ型コンデンサの第１の電極を前記
ソース電極に接続し第２の電極を前記ドレイン電極に接
続し、エレクトレットコンデンサマイクロホン内に組み
込んで用いることを特徴とする半導体装置。 - 【請求項１０】 前記半導体基板に、カソードを前記ゲ
ート領域に接続しアノードを前記ソース電極に接続した
ダイオードが形成されていることを特徴とする請求項９
に記載の半導体装置。 - 【請求項１１】 前記半導体基板上に抵抗素子が形成さ
れ、前記抵抗素子の一端部分が前記ソース電極に接続し
他端部分が前記ゲート領域に接続したことを特徴とする
請求項１０に記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6030672A JP2786104B2 (ja) | 1994-02-28 | 1994-02-28 | 半導体装置 |
| DE69523196T DE69523196T2 (de) | 1994-02-28 | 1995-02-27 | Feldeffekttransistor mit einem Kondensator zwischen Source- und Drain-Elektroden |
| EP95102798A EP0670602B1 (en) | 1994-02-28 | 1995-02-27 | Field effect transistor having capacitor between source and drain electrodes |
| US08/608,945 US5650645A (en) | 1994-02-28 | 1996-02-29 | Field effect transistor having capacitor between source and drain electrodes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6030672A JP2786104B2 (ja) | 1994-02-28 | 1994-02-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07240424A JPH07240424A (ja) | 1995-09-12 |
| JP2786104B2 true JP2786104B2 (ja) | 1998-08-13 |
Family
ID=12310221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6030672A Expired - Fee Related JP2786104B2 (ja) | 1994-02-28 | 1994-02-28 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5650645A (ja) |
| EP (1) | EP0670602B1 (ja) |
| JP (1) | JP2786104B2 (ja) |
| DE (1) | DE69523196T2 (ja) |
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| JP2003230195A (ja) | 2002-02-06 | 2003-08-15 | Hosiden Corp | エレクトレットコンデンサマイクロホン |
| US7149317B2 (en) | 2002-04-18 | 2006-12-12 | Sonionmicrotronic Nederland B.V. | CMOS high impedance circuit |
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| EP3454043B1 (en) | 2016-05-06 | 2020-11-25 | Sony Corporation | Information processing device, information processing method, program, and information processing system |
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| JPS57114287A (en) * | 1981-01-08 | 1982-07-16 | Toshiba Corp | Semiconductor device |
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| NL8800846A (nl) * | 1988-04-05 | 1989-11-01 | Philips Nv | Geintegreerde schakeling met een programmeerbare cel. |
| US4981973A (en) * | 1988-06-30 | 1991-01-01 | Union Carbide Chemicals And Plastics Company, Inc. | Transvinylation reaction |
| JPH0256438U (ja) * | 1988-10-14 | 1990-04-24 | ||
| DE4024728B4 (de) * | 1989-08-03 | 2004-09-30 | Fuji Electric Co., Ltd., Kawasaki | MOS-Halbleitereinrichtung und Verfahren zu ihrer Herstellung |
| US4974039A (en) * | 1989-08-14 | 1990-11-27 | Raytheon Company | Field effect transistor having an integrated capacitor |
-
1994
- 1994-02-28 JP JP6030672A patent/JP2786104B2/ja not_active Expired - Fee Related
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1995
- 1995-02-27 EP EP95102798A patent/EP0670602B1/en not_active Expired - Lifetime
- 1995-02-27 DE DE69523196T patent/DE69523196T2/de not_active Expired - Fee Related
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1996
- 1996-02-29 US US08/608,945 patent/US5650645A/en not_active Expired - Lifetime
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| DE69523196D1 (de) | 2001-11-22 |
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| EP0670602B1 (en) | 2001-10-17 |
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