JPS6237544B2 - - Google Patents
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- Publication number
- JPS6237544B2 JPS6237544B2 JP53001289A JP128978A JPS6237544B2 JP S6237544 B2 JPS6237544 B2 JP S6237544B2 JP 53001289 A JP53001289 A JP 53001289A JP 128978 A JP128978 A JP 128978A JP S6237544 B2 JPS6237544 B2 JP S6237544B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- wiring
- diffusion layer
- field effect
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は入力保護装置付き絶縁ゲート電界効果
半導体装置に関するものである。
半導体装置に関するものである。
絶縁ゲート電界効果トランジスタ（以下におい
てMOSTと略記する）からなる半導体装置にお
いて、外部引出し電極と入力MOSTのゲート電
極を接続する場合、静電気等による過大電圧が外
部端子に印加されることによりゲート絶縁膜が破
壊される恐れがある。この破壊からゲート絶縁膜
を守る意味から、通常外部引出し電極と前記ゲー
ト電極間に保護回路が設けられる。
てMOSTと略記する）からなる半導体装置にお
いて、外部引出し電極と入力MOSTのゲート電
極を接続する場合、静電気等による過大電圧が外
部端子に印加されることによりゲート絶縁膜が破
壊される恐れがある。この破壊からゲート絶縁膜
を守る意味から、通常外部引出し電極と前記ゲー
ト電極間に保護回路が設けられる。
従来、最も一般に使用されている保護装置は一
導電型半導体基板にこれと反対の導電型を有する
拡散層を設けて抵抗を形成し、この拡散層と基板
間に形成される接合容量でスパイク状の過大電圧
の波形を遅延させることにより、波形をなめらか
にし、かつ前記拡散層と基板間に容量とともに形
成されるダイオードの順・逆方向特性を利用して
過大電圧をクランプする一種のクリツピング回路
である。
導電型半導体基板にこれと反対の導電型を有する
拡散層を設けて抵抗を形成し、この拡散層と基板
間に形成される接合容量でスパイク状の過大電圧
の波形を遅延させることにより、波形をなめらか
にし、かつ前記拡散層と基板間に容量とともに形
成されるダイオードの順・逆方向特性を利用して
過大電圧をクランプする一種のクリツピング回路
である。
第１図に上記従来の保護装置をＮチヤンネル．
シリコンゲートMOS半導体装置に適用した場合
の平面図、第２図に第１図中に示されるＡ−
A′断面図を示す。
シリコンゲートMOS半導体装置に適用した場合
の平面図、第２図に第１図中に示されるＡ−
A′断面図を示す。
図中１はアルミニウムからなる外部引出し電
極、２はＮ型拡散層からなる配線、３はＮ型拡散
層と外部引出し電極との接続を取る為に酸化膜に
設けた接続用穴、４は多結晶シリコンからなるゲ
ート電極、５はＮ型拡散層からなる配線２と多結
晶シリコンからなるゲート電極４との接続を取る
為に酸化膜に設けた接続用穴、６は入力初段のト
ランジスタのソース領域又はドレイン領域（Ｎ型
拡散層）、７は厚いフイールド酸化膜、８はゲー
ト酸化膜、９は、Ｐ型半導体基板である。
極、２はＮ型拡散層からなる配線、３はＮ型拡散
層と外部引出し電極との接続を取る為に酸化膜に
設けた接続用穴、４は多結晶シリコンからなるゲ
ート電極、５はＮ型拡散層からなる配線２と多結
晶シリコンからなるゲート電極４との接続を取る
為に酸化膜に設けた接続用穴、６は入力初段のト
ランジスタのソース領域又はドレイン領域（Ｎ型
拡散層）、７は厚いフイールド酸化膜、８はゲー
ト酸化膜、９は、Ｐ型半導体基板である。
第２図は第１図で示された入力保護装置の等価
回路図である。図中１０は入力端子、１１はＮ型
拡散層２の抵抗、１２および１３はそれぞれ拡散
層と基板間に形成される容量とダイオード、１４
はゲート電極を形成する多結晶シリコンの抵抗、
１５は入力初段のトランジスタである。
回路図である。図中１０は入力端子、１１はＮ型
拡散層２の抵抗、１２および１３はそれぞれ拡散
層と基板間に形成される容量とダイオード、１４
はゲート電極を形成する多結晶シリコンの抵抗、
１５は入力初段のトランジスタである。
この入力保護装置の動作原理は、第２図から明
らかなように抵抗と容量により入力端子に加えら
れたスパイク状の過大電圧波形を遅延させてなめ
らかにし、かつダイオードの順・逆方向特性に依
り、入力初段のトランジスタのゲート電極に加わ
る電圧を正電圧はダイオードの逆方向降伏電圧
に、負電圧はダイオードの順方向電圧におさえる
ものである。
らかなように抵抗と容量により入力端子に加えら
れたスパイク状の過大電圧波形を遅延させてなめ
らかにし、かつダイオードの順・逆方向特性に依
り、入力初段のトランジスタのゲート電極に加わ
る電圧を正電圧はダイオードの逆方向降伏電圧
に、負電圧はダイオードの順方向電圧におさえる
ものである。
つまり、入力保護装置中の容量は入力保護を目
的とする限り、大きな容量である必要がある。
的とする限り、大きな容量である必要がある。
ところが従来の入力保護装置では保護回路の容
量として、外部引出し電極１とゲート電極間に設
置される拡散層からなる配線２と半導体基板９と
の接合部に生じる接合容量を用いているため、入
力端子１０に印加される電圧が高いほど、接合部
の空乏層は大きく広がり、接合容量は小さくな
る。
量として、外部引出し電極１とゲート電極間に設
置される拡散層からなる配線２と半導体基板９と
の接合部に生じる接合容量を用いているため、入
力端子１０に印加される電圧が高いほど、接合部
の空乏層は大きく広がり、接合容量は小さくな
る。
よつて、従来の入力保護装置では入力端子に印
加される電圧が高いほど波形を遅延される能力が
低下し、入力保護の機能が劣化するという欠点が
あり、非常に不都合であつた。
加される電圧が高いほど波形を遅延される能力が
低下し、入力保護の機能が劣化するという欠点が
あり、非常に不都合であつた。
本発明は、上記従来の入力保護装置の欠点のな
い入力保護装置付き絶縁ゲート電界効果半導体装
置を提供することを目的とする。
い入力保護装置付き絶縁ゲート電界効果半導体装
置を提供することを目的とする。
本発明は入力外部引出し電極と入力トランジス
タのゲート電極との間に設置される配線の少なく
とも一部を適当な厚さの絶縁膜を介して、半導体
装置使用時に常に使用基板と同電位となる金属膜
等の導電性物質で覆うことにより、入力端子に印
加される電圧に関して不変の容量を形成するよう
にしたことを特徴とする。
タのゲート電極との間に設置される配線の少なく
とも一部を適当な厚さの絶縁膜を介して、半導体
装置使用時に常に使用基板と同電位となる金属膜
等の導電性物質で覆うことにより、入力端子に印
加される電圧に関して不変の容量を形成するよう
にしたことを特徴とする。
次に図面を用いて本発明を説明すると、第３図
ａおよびｂは本発明の一実施例、すなわちＮ型チ
ヤンネルシリコンゲートMOS半導体装置に適用
した場合のそれぞれ平面図又はＢ−B′における断
面図である。
ａおよびｂは本発明の一実施例、すなわちＮ型チ
ヤンネルシリコンゲートMOS半導体装置に適用
した場合のそれぞれ平面図又はＢ−B′における断
面図である。
図中１はアルミニウムからなる外部引出し電
極、１６は多結晶シリコンからなる配線、１７は
多結晶シリコンからなる配線と外部引出し電極と
の接合を取る為に酸化膜に設けた接続用穴、２は
Ｎ型拡散層からなる配線、１８はＮ型拡散層と多
結晶シリコンとの接続を取る為に酸化膜に設けた
接続用穴、４は多結晶シリコンからなるゲート電
極、６は入力初段のトランジスタのソース領域及
びドレイン領域のＮ型拡散層、１９は外部引出し
電極とゲート電極間に設置される配線の上部を適
当な厚さの絶縁膜を介して覆うアルミニウム膜、
７は厚いフイールド酸化膜、８はゲート酸化膜、
２０は入力保護装置に一定の容量を形成する為の
絶縁膜、９はＰ型半導体基板である。
極、１６は多結晶シリコンからなる配線、１７は
多結晶シリコンからなる配線と外部引出し電極と
の接合を取る為に酸化膜に設けた接続用穴、２は
Ｎ型拡散層からなる配線、１８はＮ型拡散層と多
結晶シリコンとの接続を取る為に酸化膜に設けた
接続用穴、４は多結晶シリコンからなるゲート電
極、６は入力初段のトランジスタのソース領域及
びドレイン領域のＮ型拡散層、１９は外部引出し
電極とゲート電極間に設置される配線の上部を適
当な厚さの絶縁膜を介して覆うアルミニウム膜、
７は厚いフイールド酸化膜、８はゲート酸化膜、
２０は入力保護装置に一定の容量を形成する為の
絶縁膜、９はＰ型半導体基板である。
第４図は第３図で示された保護回路装置付き電
界効果半導体装置の等価回路図である。図中１０
は入力端子、２１は多結晶シリコン配線１６の抵
抗、２２は多結晶シリコン配線とその上を覆つた
アルミニウム膜との間に形成された容量、２３は
多結晶シリコン配線と基板間に形成される容量、
１１はＮ型拡散層配線の抵抗、２４はＮ型拡散層
とその上を覆つたアルミニウムとの間に形成され
た容量１２および１３はそれぞれＮ型拡散層と基
板との接合部に生じる容量およびダイオード、１
４はゲート電極を形成する多結晶シリコンの抵
抗、２５はゲート電極と上を覆つたアルミニウム
との間に形成された容量、１５は入力初段のトラ
ンジスタである。
界効果半導体装置の等価回路図である。図中１０
は入力端子、２１は多結晶シリコン配線１６の抵
抗、２２は多結晶シリコン配線とその上を覆つた
アルミニウム膜との間に形成された容量、２３は
多結晶シリコン配線と基板間に形成される容量、
１１はＮ型拡散層配線の抵抗、２４はＮ型拡散層
とその上を覆つたアルミニウムとの間に形成され
た容量１２および１３はそれぞれＮ型拡散層と基
板との接合部に生じる容量およびダイオード、１
４はゲート電極を形成する多結晶シリコンの抵
抗、２５はゲート電極と上を覆つたアルミニウム
との間に形成された容量、１５は入力初段のトラ
ンジスタである。
本発明における入力保護回路は、動作原理は従
来の入力保護回路とほぼ同じであるが、第４図に
示す通り、外部引出し電極１からゲート電極４に
至るまでの配線に、入力端子に印加される電圧に
依存しない容量２２，２４および２５が設置され
ている為、スパイク状に入力端子１０に印加され
る高電圧波形を遅延により十分になめらかにする
ことができることから、従来の入力保護装置より
も入力保護としての機能を高める効果がある。
来の入力保護回路とほぼ同じであるが、第４図に
示す通り、外部引出し電極１からゲート電極４に
至るまでの配線に、入力端子に印加される電圧に
依存しない容量２２，２４および２５が設置され
ている為、スパイク状に入力端子１０に印加され
る高電圧波形を遅延により十分になめらかにする
ことができることから、従来の入力保護装置より
も入力保護としての機能を高める効果がある。
以上はＮチヤンネルシリコンゲートMOS型半
導体装置を例に取り説明を行なつたが、他のいか
なる形成のMOS型半導体装置にも適用が可能で
あることは明らかである。
導体装置を例に取り説明を行なつたが、他のいか
なる形成のMOS型半導体装置にも適用が可能で
あることは明らかである。
第１図ａおよびｂは従来の入力保護装置付き電
界効果半導体装置のそれぞれの平面図およびＡ−
A′断面図であり第２図はその等価回路図であ
る。第３図ａおよびｂは本発明の一実施例のそれ
ぞれ平面図およびＢ−B′の断面図であり、第４図
はその等価回路図である。 １……外部引出し電極、２……Ｎ型拡散層から
なる配線、３，５，１７，１８……接続用穴、４
……ゲート電極、６……ソース領域及びドレイン
領域、７……厚い酸化膜、８……ゲート酸化膜、
９……Ｐ型半導体基板、１０……入力端子、１
１，１４，２１……抵抗、１２，２２，２３，２
４，２５……容量、１３……ダイオード、１５…
…トランジスタ、１６……多結晶シリコンからな
る配線、１９……配線上部を履うアルミニウム
膜、２０……絶縁膜。
界効果半導体装置のそれぞれの平面図およびＡ−
A′断面図であり第２図はその等価回路図であ
る。第３図ａおよびｂは本発明の一実施例のそれ
ぞれ平面図およびＢ−B′の断面図であり、第４図
はその等価回路図である。 １……外部引出し電極、２……Ｎ型拡散層から
なる配線、３，５，１７，１８……接続用穴、４
……ゲート電極、６……ソース領域及びドレイン
領域、７……厚い酸化膜、８……ゲート酸化膜、
９……Ｐ型半導体基板、１０……入力端子、１
１，１４，２１……抵抗、１２，２２，２３，２
４，２５……容量、１３……ダイオード、１５…
…トランジスタ、１６……多結晶シリコンからな
る配線、１９……配線上部を履うアルミニウム
膜、２０……絶縁膜。
Claims (1)
- １ 一導電型半導体基板に形成された逆導電型抵
抗領域を外部引出し電極と絶縁ゲート電界効果ト
ランジスタのゲート電極間に設けた入力保護装置
付き絶縁ゲート電界効果半導体装置において、前
記外部引出し電極と前記トランジスタとの間に前
記抵抗領域と前記基板表面を被覆する絶縁膜上に
設けた配線とからなる電流径路を有し、前記電流
径路の少なくとも一部分を誘電体を介して導電性
物質で被つたことを特徴とする入力保護装置付き
絶縁ゲート電界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP128978A JPS5494286A (en) | 1978-01-09 | 1978-01-09 | Insulated gate field effect semiconductor device with input protecting device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP128978A JPS5494286A (en) | 1978-01-09 | 1978-01-09 | Insulated gate field effect semiconductor device with input protecting device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5494286A JPS5494286A (en) | 1979-07-25 |
| JPS6237544B2 true JPS6237544B2 (ja) | 1987-08-13 |
Family
ID=11497287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP128978A Granted JPS5494286A (en) | 1978-01-09 | 1978-01-09 | Insulated gate field effect semiconductor device with input protecting device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5494286A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5275987A (en) * | 1975-12-22 | 1977-06-25 | Hitachi Ltd | Gate protecting device |
-
1978
- 1978-01-09 JP JP128978A patent/JPS5494286A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5494286A (en) | 1979-07-25 |
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