JPH07202127A - 半導体のコンデンサ構造 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、拡散層側電極の寄生抵抗を低減す
るとともに小型化を図ることを目的とする。 【構成】 コンタクト領域となる第１導電型拡散層１６
と第２導電型拡散層１５を、それぞれ少なくとも１箇所
でゲート電極１４の端縁部に接するようにウェル領域２
上に形成したことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、両極性タイプの半導体
のコンデンサ構造に関する。

【０００２】

【従来の技術】両極性タイプの半導体のコンデンサ構造
の第１の従来例として、図７に示すようなものがある。
Ｎ型半導体基板１上にＰ型ウェル領域２が形成され、Ｐ
型ウェル領域２の表面にゲート酸化膜（絶縁膜）１０を
介してゲート電極４が形成されている。ゲート電極４の
外周部に対応したＰ型ウェル領域２上には、コンタクト
領域となる高濃度のＮ型拡散層６とＰ型拡散層５とが二
重の角型リング状に並設されている。Ｎ型拡散層６とＰ
型拡散層５には絶縁膜７に穿設されたコンタクト孔８を
介して金属配線９が接続されている。３はＬＯＣＯＳ酸
化膜である。ゲート電極４とＰ型ウェル領域２とがコン
デンサ電極として機能し、極性はＰ型ウェル領域２に対
しゲート電極４の電位がプラスでもマイナスでも作用す
る両極性のコンデンサが形成される。両極性のコンデン
サの用途は演算増幅回路の位相補償用やＣＲ発振回路等
に使われ、ＩＣの構成上の不可欠な素子である。なお、
本発明の例ではＮ型半導体基板上にＰ型ウェル領域を形
成したシリコンゲートＭＯＳの構造が前提であるが、Ｐ
型半導体基板上にＮ型ウェル領域を形成した構成やアル
ミゲートＭＯＳの構造でも考え方は同じである。

【０００３】次に、上記両極性コンデンサの作用を、図
８、図９を用いて説明する。まずゲート電極４側にプラ
スの電圧が印加された場合、図８に示すようにＰ型ウェ
ル領域２内の電子がゲート電極４の直下に引き寄せられ
て反転層２０ができる。この反転層２０は、Ｎ型拡散層
６と同型なのでこのＮ型拡散層６に電気的に接続され、
拡散層側の実質的な電極となる。ゲート電極４側がマイ
ナス電位の場合は、図９に示すように、ゲート電極４の
直下にホールが集まり蓄積層２１ができる。この蓄積層
２１はＮ型拡散層６とは半導体極性が異なるため電気的
には接続されず、Ｐ型ウェル領域２の一部を介してＰ型
拡散層５に電気的に接続される。この場合、Ｐ型ウェル
領域２にはウェル抵抗Ｒがあるため、拡散層側電極には
数百Ωの寄生抵抗が接続されたことになり、回路動作に
悪影響を及ぼすおそれがある。このように、第１の従来
例は、拡散層側電極に寄生抵抗が発生するという問題が
あり、これに加えてさらに、ゲート電極４の外周部に対
応したＰ型ウェル領域２上にＰ型拡散層５とＮ型拡散層
６とが角型リング状に二重に並設されているため、この
部分の面積が大きく、コンデンサが大型化してしまうと
いう問題がある。

【０００４】Ｐ型ウェル領域の寄生抵抗を無くし、Ｃ−
Ｖ特性も改善するようにした第２の従来例として、図１
０に示すようなものがある。この従来例では、ゲート電
極４直下の反転層又は蓄積層が形成される領域に高濃度
のＮ型電極拡散２２を形成してこれを拡散層側の電極と
している。この構造では、ゲート電極４の電位がプラス
又はマイナスの何れにおいても反転層が形成されないた
め、容量変化が少なく、またＰ型ウェル領域２の寄生抵
抗も発生しない。しかし、第２の従来例は、Ｎ型電極拡
散２２を形成する工程が新たに必要であり、製造コスト
がアップする。またコンデンサ面積も小型にはならず十
分な改善構造ではない。

【０００５】

【発明が解決しようとする課題】第１の従来例は、拡散
層側電極に数百Ωの寄生抵抗が発生し、回路動作に悪影
響を及ぼすおそれがあり、これに加えてさらに、ゲート
電極の外周部に対応したＰ型ウェル領域上にＰ型拡散層
とＮ型拡散層とが角型リング状に二重に並設されている
ため、コンデンサの形成面積が大きくなってＩＣチップ
のコストが上るという問題があった。

【０００６】また、第２の従来例は、ゲート電極直下の
Ｐ型ウェル領域に高濃度のＮ型電極拡散を形成した構造
となっていたため、Ｎ型電極拡散を形成する工程が新た
に必要となって製造コストが上るという問題があった。

【０００７】本発明は、このような従来の問題に着目し
てなされたもので、拡散層側電極の寄生抵抗を低減する
ことができるとともに、小型化が可能な半導体のコンデ
ンサ構造を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明は上記課題を解決
するために、第１導電型の半導体基板上に第２導電型の
ウェル領域を形成し、該ウェル領域の表面にゲート絶縁
膜を介してゲート電極を形成し、前記ゲート電極直下の
領域以外の前記ウェル領域上にコンタクト領域となる高
濃度の第１導電型拡散層と第２導電型拡散層を形成し、
前記ゲート電極直下の前記ウェル領域に反転層又は蓄積
層を発生させるとともに該反転層は前記第１導電型拡散
層に電気的に接続させ、該蓄積層は前記第２導電型拡散
層に電気的に接続させ、前記ゲート電極と前記反転層又
は蓄積層との間で容量を形成してなる両極性の半導体の
コンデンサ構造において、前記第１導電型拡散層と第２
導電型拡散層とは、それぞれ少なくとも１箇所で前記ゲ
ート電極の端縁部に接するように前記ウェル領域上に形
成してなることを要旨とする。

【０００９】

【作用】上記構成において、ゲート電極直下のウェル領
域に発生する反転層又は蓄積層は、それぞれコンタクト
領域である第１導電型拡散層又は第２導電型拡散層に直
接電気的に接続される。したがって拡散層側電極の寄生
抵抗を極めて小さくすることが可能となる。また第１導
電型拡散層、第２導電型拡散層をゲート電極の外周部に
対応したウェル領域上に形成する場合においても、これ
らの拡散層は一重のリング状等に形成されるので、コン
デンサの小型化が可能となる。

【００１０】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１乃至図３は、本発明の第１実施例を示す図で
ある。図１（ａ）は同図（ｂ）のＡ−Ａ線断面図であ
る。なお、図１乃至図３及び後述の各実施例を示す図に
おいて前記図７における部材及び部位と同一ないし均等
のものは、前記と同一符号を以って示し、重複した説明
を省略する。

【００１１】まず、図１を用いて本実施例の構成を説明
すると、本実施例では、ゲート電極１４が角型リング状
に形成され、Ｐ型拡散層１５はゲート電極１４の外周端
に接するようなＰ型ウェル領域２上の位置に形成され、
Ｎ型拡散層１６はゲート電極１４の内周端に接するよう
なＰ型ウェル領域２上の位置に形成されている。このよ
うに、ゲート電極１４の外周部にはＰ型拡散層１５のみ
が一重のリング状に形成され、Ｎ型拡散層１６はゲート
電極１４の内側に形成された構造となっている。

【００１２】次に、上述のように構成されたコンデンサ
の作用を説明する。まず、ゲート電極１４側にプラスの
電圧が印加された場合、図２に示すように、ゲート電極
１４の直下に電子が集まり反転層２０ができる。反転層
２０はＮ型拡散層１６に直接電気的に接続され、拡散層
側電極となる。ゲート電極１４がマイナス電位の場合
は、図３に示すように、ゲート電極１４の直下にホール
が集まり蓄積層２１ができる。蓄積層２１はＰ型拡散層
１５に直接電気的に接続され、拡散層側電極となる。即
ち、拡散層側電極が反転層２０、蓄積層２１何れの場合
にも寄生抵抗を介さずに直接Ｎ型拡散層１６又はＰ型拡
散層１５に接続されて理想的なコンデンサが実現され
る。

【００１３】また、ゲート電極１４の外周部にはＰ型拡
散層１５（又はＮ型拡散層１６）のみを一重のリング状
に形成すればよいのでコンデンサ面積を小さくできる。
例えばいま、５ｐＦのコンデンサを２μＣＭＯＳルール
で実現した場合のコンデンサ面積を算出してみる。単位
面積当りのゲート容量を０．６２×１０^-3（ｐＦ／μｍ
² ）とすると、ゲート電極１４の面積は約８１００（μ
ｍ² ）となり、コンデンサ形状を正方形とすると、一辺
が９０（μｍ）の電極サイズとなる。この外周に、前記
図７に示したように、Ｐ型拡散層とＮ型拡散層を５（μ
ｍ）幅で二重に形成すると、ゲート電極外周端に接した
Ｎ型拡散層が１９００（μｍ² ）、Ｐ型拡散層が２１０
０（μｍ² ）となり、従来例の場合、ゲート電極面積と
同程度の拡散層領域が必要となる。これに対し、本実施
例では、Ｎ型拡散層１６がゲート電極１４の内周部に形
成され、２５〜５０（μｍ² ）程度の面積で形成可能な
ので、従来のコンデンササイズに比べて約１５％の面積
縮小化が実現できる。

【００１４】次いで、図４には、本発明の第２実施例を
示す。本実施例は、ゲート電極１４の外周端に接するよ
うなＰ型ウェル領域２上の位置に、Ｐ型拡散層１５とＮ
型拡散層１６とを交互に形成したものである。ゲート電
極１４の内周部にはＮ型拡散層は形成されていない。外
周部に形成されたＰ型／Ｎ型交互の拡散領域１５，１６
の面積は、前記第１実施例の場合と同面積で形成できる
ので、内周部に形成される拡散層がない分だけコンデン
サ面積が若干小さくなるメリットがある。

【００１５】図５には、本発明の第３実施例を示す。本
実施例は、ゲート電極１４の外周部に対応した拡散層を
Ｐ型拡散層１５とＮ型拡散層１６とで２分割した構成と
したものであり、第２実施例の発展型である。

【００１６】図６には、本発明の第４実施例を示す。本
実施例は、ゲート電極１４の外周部に対応した位置には
拡散層を形成せずに、Ｐ型拡散層１５とＮ型拡散層１６
とをゲート電極１４の内側に対応した位置のみに点在し
て形成したものである。本実施例ではコンデンサ面積を
最も小さくすることができる。

【００１７】

【発明の効果】以上説明してきたように、本発明によれ
ば、コンタクト領域となる高濃度の第１導電型拡散層と
第２導電型拡散層とは、それぞれ少なくとも１箇所でゲ
ート電極の端縁部に接するようにウェル領域上に形成し
たため、ゲート電極直下のウェル領域に発生する反転層
又は蓄積層が、それぞれ第１導電型拡散層又は第２導電
型拡散層に直接電気的に接続されて拡散層側電極の寄生
抵抗を極めて小さくすることができる。したがって確実
な回路動作が特殊な技術や製造方法を用いることなく安
価に実現できる。また、第１導電型拡散層、第２導電型
拡散層をゲート電極の外周部に対応したウェル領域上に
形成する場合においても、これらの拡散層は一重のリン
グ状等に形成されるので、コンデンサを小型化すること
ができる。したがってＩＣチップのコストを低減するこ
とができる。

【図面の簡単な説明】

【図１】本発明に係る半導体のコンデンサ構造の第１実
施例を示す断面図及び平面図である。

【図２】上記第１実施例の作用を説明するためのもので
ゲート電極側がプラスの場合の図である。

【図３】上記第１実施例の作用を説明するためのもので
ゲート電極側がマイナスの場合の図である。

【図４】本発明の第２実施例を一部省略して示す平面図
である。

【図５】本発明の第３実施例を一部省略して示す平面図
である。

【図６】本発明の第４実施例を一部省略して示す平面図
である。

【図７】半導体のコンデンサ構造の第１の従来例を示す
断面図及び平面図である。

【図８】上記第１の従来例の作用を説明するためのもの
でゲート電極側がプラスの場合の図である。

【図９】上記第１の従来例の作用を説明するためのもの
でゲート電極側がマイナスの場合の図である。

【図１０】第２の従来例を示す断面図である。

【符号の説明】

１ 半導体基板 ２ ウェル領域 １０ ゲート酸化膜（絶縁膜） １４ ゲート電極 １５ Ｐ型拡散層 １６ Ｎ型拡散層 ２０ 反転層 ２１ 蓄積層

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板上に第２導電型
   のウェル領域を形成し、該ウェル領域の表面にゲート絶
   縁膜を介してゲート電極を形成し、前記ゲート電極直下
   の領域以外の前記ウェル領域上にコンタクト領域となる
   高濃度の第１導電型拡散層と第２導電型拡散層を形成
   し、前記ゲート電極直下の前記ウェル領域に反転層又は
   蓄積層を発生させるとともに該反転層は前記第１導電型
   拡散層に電気的に接続させ、該蓄積層は前記第２導電型
   拡散層に電気的に接続させ、前記ゲート電極と前記反転
   層又は蓄積層との間で容量を形成してなる両極性の半導
   体のコンデンサ構造において、前記第１導電型拡散層と
   第２導電型拡散層とは、それぞれ少なくとも１箇所で前
   記ゲート電極の端縁部に接するように前記ウェル領域上
   に形成してなることを特徴とする半導体のコンデンサ構
   造。