JPH09500761A

JPH09500761A - 半導体素子に使用される寄生的ｍｏｓトランジスタを有するパッド構造

Info

Publication number: JPH09500761A
Application number: JP7505128A
Authority: JP
Inventors: コサカ、ヤスマサ
Original assignee: ブイエルエスアイテクノロジーインコーポレイテッド
Priority date: 1993-07-23
Filing date: 1994-06-03
Publication date: 1997-01-21
Also published as: WO1995003625A1; US5517048A; KR960704357A

Abstract

(57)【要約】半導体素子を静電放電から保護するためのＥＳＤ保護装置は、半導体素子の金属パッド（１２）、第１の電荷シンク（７１，７２）及び第１のＭＯＳトランジスタ（１２，６７，２２，６９，３３）を有する。第１のＭＯＳトランジスタ（１２，６７，２２，６９，３３）は金属パッド（１２）の下方に配置される。第１のＭＯＳトランジスタ（１２，６７，２２，６９，３３）は第１の電荷シンク（７１，７２）と金属パッド（１２）との間においてスイッチとして接続される。加えて、金属パッド（１２）は第１のＭＯＳトランジスタ（１２，６７，２２，６９，３３）のゲートとして作動する。金属パッド（１２）に高電圧の静電気がかけられると同時に、第１のＭＯＳトランジスタ（１２，６７，２２，６９，３３）がオンし、第１の電荷シンク（７１，７２）に静電気が放電される。

Description

【発明の詳細な説明】半導体素子に使用される寄生的ＭＯＳトランジスタを有するパッド構造技術分野本発明は、寄生的な金属酸化膜半導体（ＭＯＳ）トランジスタを有するパッド構造を用いることにより、半導体素子を静電放電から保護することに関する。発明の背景静電放電（ＥＳＤ）は半導体素子の破壊源になり得る。ＥＳＤから保護するために種々の手法が採られてきた。例えば、１９８８年７月（１９９１年５月第３版）、日科技連出版（株）発行のアジキ・ツネオ（著）「ＩＣデバイスの信頼性 (Reliability of IC device)」の第２８２頁、及び〒１０５東京都港区芝浦1-1- 1、東芝ビルに所在する東芝（株）から入手可能な１９８７年１１月発行の東芝I C信頼性ハンドブック(Toshiba IC Reliability Handbook)の第１３０頁を参照されたい。発明の開示本発明の好ましい実施形態に基づき、半導体素子を静電放電から保護するためのＥＳＤ保護装置が開示される。ＥＳＤ保護装置は半導体装置の金属パッド、第１の電荷シンク及び第１のＭＯＳトランジスタを有している。第１のＭＯＳトランジスタは金属パッドの下方に配置されている。第１のＭＯＳトランジスタは第１の電荷シンクと金属パッドとの間においてスイッチとして接続されている。加えて、金属パッドは第１のＭＯＳトランジスタのゲートとして作動する。金属パッドに高電圧の静電気がかけられると同時に、第１のＭＯＳトランジスタがオンし、第１の電荷シンクに静電気が放電される。好ましい実施形態において、ＥＳＤ保護装置は更に第２の電荷シンク及び第２のＭＯＳトランジスタを有している。第２のＭＯＳトランジスタも半導体素子の金属パッドの下方に配置されている。第２のＭＯＳトランジスタは第２の電荷シンクと金属パッドとの間においてスイッチとして接続されている。加えて、金属パッドは第２のＭＯＳトランジスタのゲートとして作動する。金属パッドに高電圧の静電気がかけられると同時に、第２のＭＯＳトランジスタがオンし、第２の電荷シンクに静電気が放電される。例えば、第１のＭＯＳトランジスタはｐチャネルであり、第１の電荷シンクはＶＤＤであり、第２のＭＯＳトランジスタはｎチャネルであり、第２の電荷シンクは接地されている。本発明は正電荷及び負電荷の双方に対して効果的に保護するという利点を有している。加えて、ＥＳＤ保護装置が主に半導体素子の金属パッドの下方に配置されているため、本発明は空間の効率的利用を許容する。図面の簡単な説明図１は本発明の好ましい実施形態に基づき、ＥＳＤ保護に使用される寄生的ＭＯＳトランジスタを有する半導体のパッド構造の平面図を示している（一定の比率ではない）。図２は本発明の好ましい実施形態に基づき、図１に示すパッド構造の断面を示している（一定の比率ではない）。好ましい実施形態の説明図１は本発明の好ましい実施形態に基づき、ＥＳＤ保護に使用される寄生的ＭＯＳトランジスタを有する半導体のパッド構造の平面図を示す（一定の比率ではない）。３つの金属パッド１１，１２，１３が示されている。各パッドは、例えば１００マイクロメートルの幅を有している。金属領域１４はＶＤＤ７１に接続されている。金属領域１５は接地７２されている。金属領域１４，１５は各々、例えば３０マイクロメートルの幅８２を有している。ｐ⁺領域２１及びｐ⁺領域２２は各々、例えば２２マイクロメートルの幅８３を有している。Ｐ⁺領域２１は金属パッド１１の下方にて、ｐ⁺領域２２は金属パッド１２の下方にて、例えば１０マイクロメートルの距離８４にわたって延びている。ｎ⁺領域３１はｐ⁺領域２１をｐ⁺領域２２から分離している。Ｎ⁺領域３１は、例えば６マイクロメートルの幅８５を有している。ｐ⁺領域２３は、例えば１０マイクロメートルの幅８６を有している。ｐウェル領域４１は、例えば７５マイクロメートルの幅８７を有している。ｐウェル領域４１内にて、ｎ⁺領域３４及びｎ⁺領域３３は各々、例えば２２マイクロメートルの幅９３を有している。Ｎ⁺領域３４は金属パッド１３の下方にて、ｎ⁺領域３３は金属パッド１２の下方にて、例えば１０マイクロメートルの距離９４にわたって延びている。ｐ⁺領域２４はｎ⁺領域３４をｎ⁺領域３３から分離している。Ｐ⁺領域２４は、例えば６マイクロメートルの幅９５を有している。ｎ⁺領域３２は、例えば１０マイクロメートルの幅９６を有している。金属接触領域５１は金属領域１４をｐ⁺領域２Ｌｐ⁺領域２２及びｎ⁺領域３１に接合している。金属接触領域５２は金属パッド１２をｐ⁺領域２３に接合している。金属接触領域５３は金属パッド１２をｎ⁺領域３２に接合している。金属接触領域５４は金属領域１５をｎ⁺領域３３、ｎ⁺領域３４及びｐ⁺領域２４に接合している。図２は図１に示すパッド構造の断面図を示す。Ｐ⁺領域２１，２２，２３及び２４は、例えばホウ素によりドープされるとともに、基板１０の面の下方にて０．３５マイクロメートルの深さまで延びている。基板１０は、例えば１立方センチメートル当たり約１×１０¹⁶の濃度レベルにてドープされたｎ^-基板である。Ｎ⁺領域３１，３２，３３，３４は各々、例えば砒素によりドープされるとともに、基板１０の面の下方にて０．２５マイクロメートルの深さにまで延びている。絶縁領域６１、絶縁領域６２、絶縁領域６３、絶縁領域６４及び絶縁領域６５は各々、例えば加熱して形成された酸化ケイ素からなっている。絶縁領域６６、絶縁領域６７、絶縁領域６８、絶縁領域６９及び絶縁領域７０は各々、例えば蒸着された酸化ケイ素からなっている。Ｐウェル４１は、例えば１立方センチメートル当たり１０¹⁶原子によりドープされたｐ型材料からなっている。Ｐウェル４１の一般的深さは４マイクロメートルである。寄生的ＭＯＳトランジスタは以下のように作動する。高い正電圧の静電気が一時的に金属パッド１２にかけられると、ｎ⁺領域３２から絶縁領域６４を巡り、ｎ⁺領域３３に至るまでｎチャネルが形成される。これにより静電気の放電が許容される。同様に、高い負電圧の静電気が瞬間的に金属パッド１２にかけられると、ｐ⁺領域２３から絶縁領域６２を巡り、ｐ⁺領域２２に至るまでｐチャネルが形成される。これにより高い負電圧の静電気の放電が許容される。上記の説明は本発明の例示的な方法及び実施形態を開示し、かつ説明しているにすぎない。例えば、好ましい実施形態の説明においては、伝導形基板上に構築された形態が説明されている。当業者には明らかであるように、ｐ伝導形基板上における形態も可能である。この場合、ウェル４１はｎ伝導形であり、領域２１，２２，２３及び２４はｎ⁺伝導形であり、領域３１，３２，３３及び３４はｐ⁺ 伝導形となる。従って、当業者には明らかであるように、本発明はその思想、即ち本質的な特徴から逸脱することなく他の特定の態様に具体化することも可能である。従って、本発明の開示は本発明の範囲を例示するものであって、限定するものではない。これは以下の請求の範囲に示す。

【手続補正書】特許法第１８４条の８【提出日】１９９５年７月１０日【補正内容】半導体素子に使用される寄生的ＭＯＳトランジスタを有するパッド構造技術分野本発明は、寄生的な金属酸化膜半導体（ＭＯＳ）トランジスタを有するパッド構造を用いることにより、半導体素子を静電放電から保護することに関する。発明の背景静電放電（ＥＳＤ）は半導体素子の破壊源になり得る。ＥＳＤから保護するために種々の手法が採られてきた。例えば、１９８８年７月（１９９１年５月第３版）、日科技連出版（株）発行のアジキ・ツネオ（著）「ＩＣデバイスの信頼性 (Reliability of IC device)」の第２８２頁、及び〒１０５東京都港区芝浦1-1- 1、東芝ビルに所在する東芝（株）から入手可能な１９８７年１１月発行の東芝I C信頼性ハンドブック(Toshiba IC Reliability Handbook)の第１３０頁を参照されたい。１９９０年４月２０日発行の日本国特許抄録（PATENT ABSTRACTS OF JAPAN）第１４巻１９４号（Ｅ−０９１９）（１９９０年２月９日出願の日本国特許出願第２０４０９６０号（ＮＥＣ））は、パッドのほぼ直下領域における、入力保護回路装置を構成するＭＯＳトランジスタ及びダイオードを構成する入力保護回路装置を示す。静電放電に対する保護を説明する他の参照文献に、１９９２年４月２日発行（日本国公開特許公報第０３２９１９７０号（富士通））の日本国特許抄録第１６巻１３０号（Ｅ−１１８４）及びフランス国特許出願公開第２５５２４４９号（ＳＧＳトムソン・マイクロエレクトロニクス社（Thomson Microelecr onics））がある。発明の開示本発明の好ましい実施形態に基づき、半導体素子を静電放電から保護するためのＥＳＤ保護装置が開示される。ＥＳＤ保護装置は半導体装置の金属パッド、第１の電荷シンク及び第１のＭＯＳトランジスタを有している。第１のＭＯＳトランジスタは金属パッドの下方に配置されている。第１のＭＯＳトランジスタは第１の電荷シンクと金属パッドとの間においてスイッチとして接続されている。加えて、金属パッドは第１のＭＯＳトランジスタのゲートとして作動する。金属パッドに高電圧の静電気がかけられると同時に、第１のＭＯＳトランジスタがオンし、第１の電荷シンクに静電気が放電される。第１の伝導形の第１の接触領域は金属パッドの直下に配置される。第１の伝導形の第２の接触領域は金属パッドの下方にて少なくとも部分的に配置される。第２の伝導形の材料は第１の接触領域と第２の接触領域との間に配置される。第１の伝導接続部は金属パッドを第１の接触領域に接続する。第１の電荷シンク源は第２の接触領域に接続される。第１の接触領域と第２の接触領域との間に第１の誘電体材料が配置される。第１の誘電体材料は、金属パッドに高電圧の静電気がかけられると同時に、第１の接触領域から第１の誘電体材料を巡り、第２の接触領域に至るまで第１の伝導形のチャネルが形成されるように配置される。好ましい実施形態において、ＥＳＤ保護装置は更に第２の電荷シンク及び第２のＭＯＳトランジスタを有している。第２のＭＯＳトランジスタも半導体素子の金属パッドの下方に配置されている。第２のＭＯＳトランジスタは第２の電荷シンクと金属パッドとの間においてスイッチとして接続されている。加えて、金属パッドは第２のＭＯＳトランジスタのゲートとして作動する。金属パッドに高電圧の静電気がかけられると同時に、第２のＭＯＳトランジスタがオンし、第２の電荷シンクに静電気が放電される。例えば、第１のＭＯＳトランジスタはｐチャネルであり、第１の電荷シンクはＶＤＤであり、第２のＭＯＳトランジスタはｎチャネルであり、第２の電荷シンクは接地されている。本発明は正電荷及び負電荷の双方に対して効果的に保護するという利点を有している。加えて、ＥＳＤ保護装置が主に半導体素子の金属パッドの下方に配置されているため、本発明は空間の効率的利用を許容する。図面の簡単な説明図１は本発明の好ましい実施形態に基づき、ＥＳＤ保護に使用される寄生的ＭＯＳトランジスタを有する半導体のパッド構造の平面図を示している（一定の比率ではない）。図２は本発明の好ましい実施形態に基づき、図１に示すパッド構造の断面を示している（一定の比率ではない）。好ましい実施形態の説明図１は本発明の好ましい実施形態に基づき、ＥＳＤ保護に使用される寄生的ＭＯＳトランジスタを有する半導体のパッド構造の平面図を示す（一定の比率ではない）。３つの金属パッド１１，１２，１３が示されている。各パッドは、例えば１００マイクロメートルの幅を有している。金属領域１４はＶＤＤ７１に接続されている。金属領域１５は接地７２されている。金属領域１４，１５は各々、例えば３０マイクロメートルの幅８２を有している。ｐ⁺領域２１及びｐ⁺領域２２は各々、例えば２２マイクロメートルの幅８３を有している。Ｐ⁺領域２１は金属パッド１１の下方にて、ｐ⁺領域２２は金属パッド１２の下方にて、例えば１０マイクロメートルの距離８４にわたって延びている。ｎ⁺領域３１はｐ⁺領域２１をｐ⁺領域２２から分離している。Ｎ⁺領域３１は、例えば６マイクロメートルの幅８５を有している。ｐ⁺領域２３は、例えば１０マイクロメートルの幅８６を有している。ｐウェル領域４１は、例えば７５マイクロメートルの幅８７を有している。ｐウェル領域４１内にて、ｎ⁺領域３４及びｎ⁺領域３３は各々、例えば２２マイク請求の範囲１．集積回路と他の装置との間を電気的に接続する金属パッド（１２）と、前記金属パッド（１２）の直下における第１の伝導形の第１の接触領域（２３，３２）と、少なくとも部分的に金属パッド（１２）の下方における第１の伝導形の第２の接触領域（２２，３３）と、前記第１の接触領域（２３，３２）と第２の接触領域（２２，３３）との間における第２の伝導形の材料（１０，４１）と、前記金属パッド（１２）と第１の接触領域（２３，３２）との間における第１の伝導接続部（５２，５３）と、前記第２の接触領域（２２，３３）に接続された第１の電荷シンク源（７１，７２）と、第１の接触領域（２３，３２）と第２の接触領域（２２，３３）との間に配置された第１の誘電体材料（６２，６４）であって、第１の誘電体材料（６２，６４）を配置することにより第１の接触領域（２３，３２）と第２の接触領域（２２，３３）とを直接に電気的に接続することを防止し、金属パッド（１２）に高電圧の静電気がかけられる時、第１の接触領域（２３，３２）から第１の誘電体材料（６２，６４）を巡り、第２の接触領域（２２，３３）に至るまで第１の伝導形のチャネルが形成される第１の誘電体材料（６２，６４）とを備えた集積回路上のデバイス。２．前記第１の伝導形はｐ型であり、第２の伝導形はｎ型であり、高電圧の静電気は負電圧である請求項１に記載のデバイス。３．前記第１の伝導形はｎ型であり、第２の伝導形はｐ型であり、高電圧の静電気は正電圧である請求項１に記載のデバイス。４．前記第２の伝導形の材料（１０，４１）はｎ^-基板内におけるｐウェル（４１）である請求項３に記載のデバイス。５．前記パッドの直下における第２の伝導形の第３の接触領域（２３，３２）と、少なくとも部分的に金属パッド（１２）の下方における第２の伝導形の第４の接触領域（２２，３３）と、前記第３の接触領域（２３，３２）と第４の接触領域（２２，３３）との間における第１の伝導形の材料（１０，４１）と、前記金属パッド（１２）と第３の接触領域（２３，３２）との間における第２の伝導接続部（５２，５３）と、前記第４の接触領域（２２，３３）に接続された第２の電荷シンク源（７１，７２）と、第３の接触領域（２３，３２）と第４の接触領域（２２，３３）との間に配置された第２の誘電体材料（６２，６４）であって、第２の誘電体材料（６２，６４）を配置することにより第３の接触領域（２３，３２）と第４の接触領域（２２，３３）とを直接に電気的に接続することを防止し、金属パッド（１２）に高電圧の静電気がかけられる時、第３の接触領域（２３，３２）から第２の誘電体材料（６２，６４）を巡り、第４の接触領域（２２，３３）に至るまで第２の伝導形のチャネルが形成される第２の誘電体材料（６２，６４）とを更に備えた請求項１に記載のデバイス。６．前記第１の伝導形はｐ型であり、第２の伝導形はｎ型であり、第１の伝導形の材料（１０，４１）はｎ^-基板内におけるｐウェルである請求項５に記載のデバイス。

Claims

【特許請求の範囲】１．集積回路と他の装置との間を電気的に接続する金属パッド（１２）と、前記金属パッド（１２）の直下における第１の伝導形の第１の接触領域（２３，３２）と、少なくとも部分的に金属パッド（１２）の下方における第１の伝導形の第２の接触領域（２２，３３）と、前記第１の接触領域（２３，３２）と第２の接触領域（２２，３３）との間における第２の伝導形の材料（１０，４１）と、前記金属パッド（１２）と第１の接触領域（２３，３２）との間における第１の伝導接続部（５２，５３）と、前記第２の接触領域（２２，３３）に接続された第１の電荷シンク源（７１，７２）と、前記金属パッド（１２）と第２の伝導形の材料（１０，４１）との間における第１の誘電体材料（６７，６９）であって、金属パッド（１２）に高電圧の静電気がかけられると同時に、第１の接触領域（２３，３２）から第２の伝導形の材料（１０，４１）を介し、第２の接触領域（２２，３３）に至るまで第１の伝導形のチャネルが形成されるように配置された第１の誘電体材料（６７，６９）とを備えた集積回路上のデバイス。２．前記第１の伝導形はｐ型であり、第２の伝導形はｎ型であり、高電圧の静電気は負電圧である請求項１に記載のデバイス。３．前記第１の伝導形はｎ型であり、第２の伝導形はｐ型であり、高電圧の静電気は正電圧である請求項１に記載のデバイス。４．前記第２の伝導形の材料（１０，４１）はｎ^-基板内におけるｐウェル（４１）である請求項３に記載のデバイス。５．前記パッドの直下における第２の伝導形の第３の接触領域（２３，３２）と、少なくとも部分的に金属パッド（１２）の下方における第２の伝導形の第４の接触領域（２２，３３）と、前記第３の接触領域（２３，３２）と第４の接触領域（２２，３３）との間における第１の伝導形の材料（１０，４１）と、前記金属パッド（１２）と第３の接触領域（２３，３２）との間における第２の伝導接続部（５２，５３）と、前記第４の接触領域（２２，３３）に接続された第２の電荷シンク源（７１，７２）と、前記金属パッド（１２）と第２の伝導形の材料（１０，４１）との間における第２の誘電体材料（６７，６９）であって、金属パッド（１２）に高電圧の静電気がかけられると同時に、第３の接触領域（２３，３２）から第１の伝導形の材料（１０，４１）を介し、第４の接触領域（２２，３３）に至るまで第２の伝導形のチャネルが形成されるように配置された第２の誘電体材料（６７，６９）とを更に備えた請求項１に記載のデバイス。６．前記第１の伝導形はｐ型であり、第２の伝導形はｎ型であり、第１の伝導形の材料（１０，４１）はｎ^-基板内におけるｐウェルである請求項５に記載のデバイス。７．（ａ）半導体素子の金属パッド（１２）の下方にて第１のＭＯＳトランジスタ（１２，６７，２２，６９，３３）を形成し、同金属パッド（１２）は第１のＭＯＳトランジスタ（１２，６７，２２，６９，３３）のゲートとして作動し、この結果、金属パッド（１２）に高電圧の静電気がかけられると同時に、第１のＭＯＳトランジスタ（１２，６７，２２，６９，３３）がオンし、第１のＭＯＳトランジスタ（１２，６７，２２，６９，３３）に接続された第１の電荷シンク（７１，７２）に静電気が放電されるステップを備えた半導体素子を静電放電から保護するための方法。８．（ｂ）前記半導体素子の金属パッド（１２）の下方にて第２のＭＯＳトランジスタ（１２，６７，２２，６９，３３）を形成し、同金属パッド（１２）は第２のＭＯＳトランジスタ（１２，６７，２２，６９，３３）のゲートとして作動し、この結果、金属パッド（１２）に高電圧の静電気がかけられると同時に、第２のＭＯＳトランジスタ（１２，６７，２２，６９，３３）がオンし、第２のＭＯＳトランジスタ（１２，６７，２２，６９，３３）に接続された第２の電荷シンク（７１，７２）に静電気が放電されるステップを更に備えた請求項７に記載の方法。９．前記ステップ（ａ）において第１のＭＯＳトランジスタ（１２，６７，２２）はｐチャネルであり、第１の電荷シンク（７１）はＶＤＤであって、ステップ（ｂ）において第２のＭＯＳトランジスタ（１２，６９，３３）はｎチャネルであり、第２の電荷シンク（７２）は接地している請求項８に記載の方法。１０．半導体素子の金属パッド（１２）と、第１の電荷シンク（７１，７２）と、前記半導体素子の金属パッド（１２）の下方における第１のＭＯＳトランジスタ（１２，６７，２２，６９，３３）であって、同第１のＭＯＳトランジスタ（１２，６７，２２，６９，３３）は第１の電荷シンク（７１，７２）と金属パッド（１２）との間にてスイッチとして接続され、加えて、同金属パッド（１２）は第１のＭＯＳトランジスタ（１２，６７，２２，６９，３３）のゲートとして作動し、この結果、金属パッド（１２）に高電圧の静電気がかけられると同時に、第１のＭＯＳトランジスタ（１２，６７，２２，６９，３３）がオンし、第１の電荷シンク（７１，７２）に静電気が放電される第１のＭＯＳトランジスタ（１２，６７，２２，６９，３３）とを備えた半導体素子を静電放電から保護するためのＥＳＤ保護装置。１１．第２の電荷シンク（７１，７２）と、前記半導体素子の金属パッド（１２）の下方における第２のＭＯＳトランジスタ（１２，６７，２２，６９，３３）であって、同第２のＭＯＳトランジスタ（１２，６７，２２，６９，３３）は第２の電荷シンク（７１，７２）と金属パッド（１２）との間にてスイッチとして接続され、金属パッド（１２）は第２のＭＯＳトランジスタ（１２，６７，２２，６９，３３）のゲートとして作動し、この結果、金属パッド（１２）に高電圧の静電気がかけられると同時に、第２のＭＯＳトランジスタ（１２，６７，２２，６９，３３）が作動し、第２の電荷シンク（７１，７２）に静電気が放電される第２のＭＯＳトランジスタ（１２，６７，２２，６９，３３）とを更に備えた請求項１０に記載のＥＳＤ保護装置。１２．前記第１のＭＯＳトランジスタ（１２，６７，２２）はｐチャネルであり、第１の電荷シンク（７１）はＶＤＤであって、第２のＭＯＳトランジスタ（１２，６９，３３）はｎチャネルであり、第２の電荷シンク（７２）は接地している請求項１１に記載のＥＳＤ保護装置。