JPS60206176A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、表面に少くとも１個の不揮発性メモリトラン
ジスタを具える不揮発性メモリセルを有する半導体本体
を具える半導体装置であって、前記のメモリトランジス
タは電荷蓄積領域に容量的に結合された制御電極と、第
１導電型のソースおよびトレイン領域とを有し、これら
ソースおよびドレイン領域はこれらソースおよびドレイ
ン領域に隣接する半導体本体の層状部分からｐ−ｎ接合
により分離され、前記層状部分は前記の第１導電型とは
反対の第２導電型であり、前記ソースおよび］レイン領
域間には前記のメモリトランジスタのチャネル領域が存
在し、このチャネル領域は絶縁層で被覆され、この絶縁
層により電荷蓄積領域をチャネル領域から分離し、前記
の電荷蓄積領域は薄肉絶縁層によりインジェクタから分
離され、電荷蓄積領域内に蓄積される電荷量を変える適
当な電界を加えることにより前記の薄肉絶縁層を経て電
荷転送が行なわれるようになっている半導体装置に関す
るものである。

このようなメモリトランジスタは既知であり、例えば１
９８０年７月発行の“電子装置に関するアイ・イー・イ
ー・イー会幸１（ＩＥＵＩＥ　Ｔｒａｎｓａｃｔｉｏｎ
ｓ　ｏｎＥｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ）　”、第
ｕＤ　−２７９第７号（Ｖｏｌ。

ＩＥＤ−２７，Ｎｏ、７）の第１２１１−１２１６頁に
記載されている。

この文献は、電荷蓄積領域が絶縁材料中に埋込まれた浮
遊導電層の形態をし−ζいるｐチャ不ルメ十すトランジ
スタに関するものである。；ｔ＋Ｉ　？Ｋｌｌ電極は浮
遊導電層上に存在する絶縁層によりこの浮遊Ｊ、ζ１−
電層から分離されている。インジェクタは、ソースおよ
びドレイン領域から離間され且つ半導体本体の層状部分
内に設レフられているｐ型表面９工１域を有しており、
このｐ型インジェクタ領域および層状部分が電気接続ラ
インを有している。このｐ型インジェクタｆｉｌｌ域は
その横方向で層状領域の表面部分に隣接し、この表面部
分は薄肉絶縁層により浮遊導電層から分離されている。

浮遊導電層からの、また浮遊導電層への電荷の転送はこ
の薄肉絶縁層を経て行なうことができる。半導体本体の
層状部分は基準電位、例えば接地電位に設定しうる。

ｉ１ｉ’ｌ　？ｆｆ１ｌ電極にも４　準電圧が印加され
、インジェクタ領域ｌ域が、このインジェクタ領域と層
状部分との間のｐ−ｎ接合がなだれ降服モードで動作す
るような負の高電圧に設定される場合には、熱い電荷キ
ャリア（ポット１−ヤリア）が半導体本体中に発生し、
熱い電子力筒Ｍ肉絶縁層を経て浮ＭＲ電層に達しうる。

ごれにより浮遊導電層が負に帯電される。次にインジェ
クタ領域が基準電位に設定され、制御電極に適当に大き
な負の電圧が印ｊＪＩＩされる場合には、トンネル効果
により電子が浮遊導電層から薄肉絶縁層を経て半導体本
体に流れうる。従って、浮遊導電層の帯電の負極性が小
さくなり、この浮遊導電層は正にも帯電しうる。

上述した既知のメモリトランジスタは通常Ｅ　ｕ　１１
　Ｒ（ｌ　Ｍ或いはＥ２ＰＲＯＭ或いは［ｊＡＩＩＯＭ
或いはＩＥ１１間ｉと称されているプログラマブル（プ
ログラム可能）メモリにおいて用いられている種々の型
のメモリ１−ランジスタの一例である。このような不揮
発性メモリトランジスタは一般に電気的に或いは紫外線
により消去でき、次に再び電気的に書込め（プログラマ
ブル）しうる。

電荷蓄積領域は、例えばいわゆるＭＮＯＳメモリトラン
ジスタにおけるように絶縁性の誘電体層中に埋込まれた
非導電性の中間層とすることができる。

ＭＮＯＳメモリトランジスクにおいては、情報を表わす
電荷が２つの異なる誘電体層間、例えば酸化珪素と窒化
珪素との間の境界層イ毫１近に１７槓されろ。

前記のメモリトランジスタにお＆Ｊる情報内容の変化は
通常、電荷蓄積領域と、インジェクタとしＣ作用する１
〜ランシスタの下側チャネルｆｉ−Ｑ　Ｊ、ｉｌｉとの
間の電荷キャリアのトンネル効果により生しる。

他のメモリトランジスタにおいては、電倚、塙積領域は
浮遊導電層の形態をしている。この場合、なだれ降服に
より発生される熱い電荷キャリアを充電および放電の為
に注入（インジェクテイング）するか或いは、熱い電荷
キャリアを一方向で注入し、電４ｒ：ｆ　４−ヤリアを
反対方向で半導体本体にトン不リングさせる代りに、書
込みおよび消去に対し双方向で電（ｉＪ　ｘｉ−ヤリテ
のトン不リングを用いることもできる。双方向での電荷
転送がトン不リング機構に基づいているメモリトランジ
スタにおいては、インジェクタがしばしばトランジスタ
のドレインｆｉＪｌ域の一部分を以って構成されており
、この部分は例えば数十オングストロームの厚さを有す
る極めて薄肉の絶縁層により浮遊導電層から分離されて
いる。制御電極は通常浮遊導電層の上の絶縁層上に設け
られている。しかし、制御電極は完全に或いは部分的に
半導体本体内に存在させることもてきる。インジェクタ
は通常１・−ピングされた領域の形態で半導体本体内に
設けられるも、このインジェクタを導電層の形態で浮遊
導電層の上方に設けることもできる。更に、最後に記載
した導電層は半導体本体内に存在するインジェクタと組
合せて用いることもでき、一方のインシ、１−クタが電
荷蓄積領域に電荷キャリアを供給する作用をし、他方の
インジェクタが電荷蓄積領域から電イ；：Ｉキャリアを
取出す作用をするようにする。

前述したすべてのメモリトランジスタは共に、電荷の形
態の情報を電荷蓄積領域内に記憶させ、できるたり低い
電圧および電流で充分急速に霊前状態を変えうるように
する必要があるとともに、一旦記憶されると充分長い１
００間電Ｑｊを保存しうるようにする必要があるもので
ある。この蓄積電４’６ｆの保存の為には、特に電荷蓄
積領域の電荷蓄積状態において、電荷蓄積領域を放電さ
せる不所望な電荷キャリア転送が行なわれないよ・うに
する必要がある。この電荷蓄積状態においては、電荷、
■積領域が一部を成している容量、例えば’４荷浩積ケ
工ｌ域と制御電極との間の結合容量や電荷蓄積領域とイ
ンジェクタとの間の結合容量中に電荷が存在する。従っ
て、蓄積電荷を漏出させうる電圧が１１１ｊ記の容量の
両端間に存在する。更に、メモリトランジスタの接続ラ
インに電圧を印加することにより電荷蓄積領域からの或
いは電荷蓄積領域への不所望な電荷転送を鼓舞させるお
それもある。メモリ１〜ランシスタの書込みおよび消去
を容易に行ないうるようにするにつれて、すなわち書込
みおよび消去を小さな電流および好ましくは低い電圧で
行なうようにするにつれて、所望の長期間の電荷保持時
間を達成することにより関連の半導体装置の製造歩留り
を比較的低めてしまうこと明らかである。

更に電荷の漏出は特定条件、例えば瞬時的であろうとな
かろうと予期したよりも高くなる動作温度によって鼓Ｊ
ｊＦされるおそれがある。半導体装置の１ａ頼しうる作
動はこれらのまた他の原因により妨害されるおそれがあ
る。

本発明の目的は、前述した種頬の半導体装置の信十１性
を一層高めるとともに、記憶情報の不所望な１員失のお
それを低減させることにある。

本発明は、表面に少くとも１個の不揮発性メモリ１−ラ
ンシスタを具える不揮発性メモリセルを有する半導体本
体を具える半導体装置であっ−Ｃ１１）；１記のメモリ
１〜ランシスタは電荷蓄積領域に容量的に結合された制
御電極と、第１導電型のソースおよびドレイン領域とを
有し、これらソースおよびトレイン領域はこれらソース
およびトレイン領域に隣接する半導体本体の層状部分か
らｐ−ｎ接合により分離され、前記層状部分は前記の第
１導電型とは反対の第２導電型であり、前記ソースおよ
びドレイン領域間には前記のメモリ１−ランジスタのチ
ャネル領域が存在し、このチャネル領域は絶縁層で被覆
され、この絶縁層により電イ；カ蓄積領域をチャネル領
域から分離し、［１１ｊ記の電４：：ｊ蓄積領域は薄肉
絶縁層によりインジェクタから分離され、′Ｉｋ荷蓄積
領域内に蓄積される′電荷量を変える適当な電界を加え
ることにより前記の薄肉絶縁層を経て電荷転送が行なわ
れるようになっている半導体装置において、前記の半導
体本体が他の第２不揮発性メモリトランジスタを有する
検出器を具え、この第２不揮発性メモリトランジスタの
出力伝り）が、前記の少くとも１個の不揮発性メモリト
シンノス夕、ずなわら第１不揮発性メモリトランジスタ
の電イｉｊ蓄積領域内に蓄積された電荷の、前に決定さ
れた星と相俟って基準値を形成するようになっており、
第２不揮発性メモリ１〜ランジスタの出力信号を読取り
、この出力信号が基準値を越える場合に第１および第２
不揮発性メモリトランジスタの双方における蓄積電荷の
量を補正する手段が設けられていることを特徴とする。

半導体装置の信頼性は、不揮発性メモリトランジスタの
電荷内容の不所望な変化をセンサ素子として半導体装置
内に集積化した少くともほぼ同様とした１−ランジスタ
を有する検出器により検出することにより可成り高める
ことができる。特に、不揮発性メモリを有する半導体装
置の殆んどすべての適用分野においては、スイッチの遮
断或いは妨害により半導体装置の電源が消）成する時間
は関連の半導体装置の仕様に応して規定された不揮発性
メモリトランジスタの電荷保持時間よりも著しく短かい
ことを認識することが重要である。このことは、指摘さ
れた監視および補正方法によれば保護が得られない期間
は比較的短かくなるということを意味するも、本発明を
用いるごとにより、電源が消滅した瞬時に、基準値によ
り選択すべき安全余裕度が、書込まれた情報内容に与え
られるようになる。

更に本発明の重要性に関し注意すべきことは、現今の仕
様によれば通常１２５°Ｃの半導体本体の温度で１０年
よりも多いメモリトランジスタの’ｒｈ　（’；Ｊ保持
時間は一層高い温度で可成り短かくなるということであ
る。このような高温度は半導体装置の使用個所に応じて
予期しうるかしえないかにかかわらず長時間或いは短時
間に亘って生じる。半導体装置の作動中は電圧が故意に
或いは故意でなくメモリトランジスタに現われ、これら
の電圧により不所望な電荷転送を生ぜしめるおそれがあ
る。本発明によれば、このような状態の下でｔ）占込み
情報が不所望に失なわれない追加の安全性がｊ：）られ
るようになる。

本発明を種々の適用分野に用い、例えばメモリトランジ
スタおよび半選択メモリＩ・ランシスタの双方またはい
ずれか一方の読取りに際し大きな電圧を許容しうるよう
にでき、従って装置を比較的ｆｍ　ｊｉｌ−に設計しう
るようにしうる。

また、本発明を用いることによりメモリトランジスタの
′屯イ１：Ｉ保持時間の大きな広がりを許容でき、従っ
て半導体装置の製造歩留りを大きくしうる。

更に、本発明によればその適用分野に応じて通常の電荷
保持時＋ｉｆ’ｌよりも短かい電荷保持時間を有するメ
モリトランジスタを用いうるようにしうる。

この可能性は特に、不揮発性メモリトランジスタを実現
するのに最適でない現存の製造処理により半導体装置中
に不揮発性メモリトランジスタを製造する場合に重要と
なる。このようにすることにより、１個以」二の不揮発
性メモリトランジスタを例えばクロック作動用の集積回
路或いはマイクロブロセソザ内に御粘に集積化するのが
一層簡単となる。従って、不揮発性メモリトランジスタ
を追加することにより現存の集積回路を一層容易に改善
しうる。すなわち新たで最適な製造処理で集積回路全体
を全く新たに設計する必要がなくなる。

前記の第１および第２不揮発性メモリトランジスタは共
通電荷蓄積領域を有するようにするのか好ましい。共通
電荷蓄積領域は情報を表わす′１ｉｉ６ｉ量を直接保護
しうる。

本発明による半導体装置の他の好適例では、第２メモリ
トランジスタが第１メモリトランジスタの制御電極に接
続された制御電極を有するようにする。

本発明による半導体装置の重要な好適例では、複数個の
メモリセルを設け、これらの各々か第２メモリトランジ
スタを有するようにする。本例では、各メモリセルの情
報内容か別々に保３Ｗされ、従って極めて大きな信頼性
が得られる。

第１および第２メモリトランンスクは互いに異なるしき
い値電圧を有するように構成するのか＋ｒましい。製造
に１際しては、多くの問題を生しることなく、しきい値
電圧をしばしば所望値に調整゛Ｃき、従ってしきい値の
差により組込み値、ずなわぢ書込まれた情報に対する組
込め安全余裕風を比較的簡単に得ることができ、この余
裕度を越えた１際に情報が再書込みされるようにしうる
。

本発明の他の重要な例によれば、他の不揮発性メモリト
ランジスタを形成し、このトランジスタの出力信号がイ
ンジェクタと第１不揮発性トランジスタの電荷蓄積領域
との間の電荷転送により前記の７し荷蓄積領域中の電荷
が固定レベルに達したということを表わすようにし、前
記の出力信−号により前記の電荷転送を完了させるよう
にする。本発明のこの例によれば、書込み或いは消去或
いは再書込みに際し、電荷が書込め情報を表わす電荷レ
ベルに到達したということを検出しうる。従って、書込
まれた電荷レベルの再現性が高まる。書込むべき電荷レ
ベルの再現性がこのように大きくなるということは、第
２の不揮発性メモリトランジスタにより一旦書込まれた
際に電荷レベルの保護および補正が導入されない不揮発
性メモリセルを有する半導体装置においても有利なこと
である。

図面につき本発明を説明する。

第１の例は第１図にブロック１により線図的に示す半導
体装置に関するものである。

この半導体装置はその一部をブロック１内に線図的に且
つ部分的に平面図で示す半導体本体２を有する。実際の
構成では、半導体装置１の全体を他の回路素子と相俟っ
て或いは他の回路素子を伴なわずに半導体本体２内に集
積化する。

半導体本体２は不揮発性メモリトランジスタを有する不
揮発性メモリセルを少くとも具えるいる。

第１図には２つの不揮発性メモリトランジスタを示して
あり、各トランジスタは電荷蓄積領域３に容量的に結合
した制御電極４と、第１導電型のソース領域５およびト
レイン領域６とを有している（第２図も参照のこと）。

これらの領域５および６ば例えばｐ型領域とし、これら
の領域を、これらに隣接する半導体本体２の層状部分８
からｐ−ｎ接合７により分離する。この層状部分８は第
１ｍ電型とは反対の第２導電型とする。本例では、層状
部分８を半導体装置に対し共通なｎ型基板を以って構成
する。しかし、層状部分８はほぼｐ型とした半導体本体
の表面部分を以って構成し、ごの表面部分をオーバード
ーピングによりｎ型とするようにすることもできる。こ
のような構成は、例えば集積回路にＣＭＯ５技術を用い
た場合に生じろる。

ソース領域５とドレイン領域６との間にはメモリ１〜ラ
ンシスタのチャネル領域９が存在し、このチャネル領域
には絶縁層１０が被覆され、この絶縁層により電荷蓄積
領域３をチャネル領域９から分離している。

また電荷蓄積領域３は薄肉絶縁層１１によりインジェク
タから分離されている。このインジェクタは、層状部分
８内に設けられ且つｐ−ｎ接合１３により層状部分から
分離されたｐ型領域１２を有する。

このｐ型インジェクタ領域１２ばその横方向で層状部分
８の表面部；８４に隣接し、この表面部分１４は薄肉絶
縁層’１１により電荷蓄積領域３から分離されている。

層状部分８は線図的に示しである電気接続ライン１５を
有している。ｐ型インジェクタ領域１２は線図的に示ず
電気接続ライン１６を有し、；＋、＋＋御電極４は線図
的に示ず電気接続ライン１７を有する。接続部１５は基
準電位点、例えばライン１８で示ず接地ラインに接続さ
れている。接続ライン１６の各々は電気接続ライン１９
により電荷ポンプ、ずなわら電圧増倍器２０に接続され
ている。接続ライン１７は共ｊＪ１１接続ライン２１を
経て、線図的にン］＜シであるスイッチ２２に接続され
ている。このスイッチ２２は接続部２３に与えられる消
去信号により制？’ｄｌｌされる。このスイッチ２２の
この制御は第１図に示していない。

共通接続ライン２１は、接続部２３に存在する信号に依
存してスイッチ２２を経て接地ライン１８に成いは電荷
ポンプすなわち電圧増倍器２４に接続される。

接続部２５には例えば約−５ボルトの′：Ｌ源電圧電圧
加しうる。接続部２６には適当な発振器を接続すること
ができ、この発振器は所望に応じ半導体本体２中に集積
化することもできる。発振器信号はＡＮＤゲート２７お
よび２８に供給され、これらＡＮＩ］ゲー１−の出力端
子は電圧ｉｉ’Ｊ　（ｉ’ｊ器２０および２４にそれぞ
れ接続されている。本例では、電圧増イ、？器２０によ
り約−３５ボルトの電圧を生ぜしめうるようにし、電圧
増倍器２４は例えば約−７５ボルトの電圧を発生しうる
ようにする。発振器に接続されていないＡＮＩＪケ−Ｉ
・２７および２８の他方の入力端子に与えられる信号に
依存して、これらゲートの出力信号を低くしたり、パル
ス状の信号が電圧増倍器２０および２４に供給されたり
し、後者の場合電圧増倍器から所望の高電圧が発生ずる
。電圧増倍器２０および２４は通常の（市ハ（のいかな
るものにもすることができる。

例えば、電圧増倍器が直列配置のダイオード２７（第４
図）を有し、これらダイオード間の相互接続点が、互い
に逆相で駆動される２木のライン２９ａおよび２９１）
に交互に容量的に結合されるようにすることができる。

電圧増倍器は例えばパルス状の信月が供給される入力Ｏ
ｉ：ｉ　３０を有し、このパルス状の信号によりライン
２９ａが駆動される。インバータ３１はライン２９ｂが
逆相で駆動されるようにする。

ダイオード２７の直列配置の一端より成る出力端３２に
高電圧が生しる。ダイオードの直列配置の他端には）Ｊ
　９電圧、例えば接地電圧を供給することができる。こ
の高電圧の値は電圧増倍器が有する段数に依存する。コ
ンデンサ３３の値は例えば約ｏ、ｉｐ＋とすることがで
きる。

電圧増倍器によって発生せしめる電圧は書込めおよび消
去用に用いる。不揮発性メモリトランジスタは、浮遊導
電層、すなわち浮遊電極より成る電荷蓄積Ｌｎ域３に電
荷が蓄積されていないという状態で、＜　＋ｌ、１１御
電極４に印加ずべき）例えばは（３ｆ−〇、５ボルトの
しきい値電圧を有する。ライン２１かスイッチ２２を経
てライン１８に接続されている場合には、メモリ１〜ラ
ンジスタは前記の電荷状態てＪ１導通状態にある。この
電荷状態、或いは一般にしきい値電圧が負となる電荷状
態は例えば論理値“０”を呈しうる。書込みは、はぼ０
ポルＩ・の高信号の形態で論理値゛１”を関連の入力端
３４に↓）えることにより行なわれる。この信号はＯＲ
ケ−１−３５により＾ＮＤゲート２７に伝達され、電圧
増倍２ｉ；　２０がほぼ一３５ボルトの電圧を発生し、
この電圧が１）型インジェクタ領域１２に供給される。

その結果、ｐ−ｎ接合のなだれ降服が生じ、熱い電荷キ
ャリア（ボットキャリア）がこのｐ−ｎ接合の付近で発
／ｊする。表面部分１４内に存在する熱い電子（ポット
エレクトロン）は’ｔＷ肉絶縁層１１を経て浮遊電極（
電４ｉｉｊ蓄積９工（域）３に達し、これによりこの浮
遊電極がｆｌに帯電される。従って、メモリトランジス
タのしきい値電圧は正の値にシフ１−シ、ａ＋＋Ｉ御電
極列電極４ルトの電圧が与えられているこれらトランジ
スタはこの電荷状態で導通ずる。浮遊電極３が負に帯電
されているこの電荷状態は論理値“１′を呈する。書込
み後、関連の入力端３４におりる信号を例えばほぼ−５
ボルトの低い値に戻す。

これによりほぼ−５ボルトの連続する電圧が電圧増倍器
２０の入力端に現われ、小型のコンデンサ３３因に蓄積
された電荷が急速に漏出され、電圧増倍器２０の出力か
ほば０ポル１〜の電圧に復帰する。

消去に対してはほぼＯボルトの電圧が接続部２３に与え
られる。スイッチ２２はライン２１を電圧増倍器２４に
接続する。これによりほぼ−７５ホルトの電圧がずベー
（の制御電極４に同時に与えられる。制御電極４と浮遊
電極３との間には大きな結合容量かある為、浮遊電極３
の電位も負となり、電子は、ｌ：？Ｍ電極３から薄肉絶
縁層１１を経て層状部分８およびインジェクタ領域１２
の双方またはいずれか一方に達しうる。従って浮遊電極
３が放電され、メモリ１〜ランジスタのしきい値電圧か
負の値にシフトする。消去が達成された後、はぼ−５ホ
ルＩ・の電圧を接続部２３に与え、スイッチ２２はジイ
ン２■を再びライン１８に接続するようにする。ごれに
よりメモリトランジスタを非導通状態に復帰さゼる。

制御電極４と浮遊電極３との間の結合容量を１−分大き
くする為には、浮遊電極３の比較的大きな部分を厚肉の
フィールド酸化物４５上に存在させる。

浮遊電極３のこの部分は制御′電極４に対向して位置さ
ゼ、浮遊電極３と制御電極４とを春ｉ肉絶＆４層４４に
より互いに分離させる。

浮遊電極３の電荷状態を読取る為に、メモＩＪ　ｌ−ラ
ンシスタのソース領域５に線図的に示ず電気接続ライン
３６を設しり、この接続ラインによりソース領域をライ
ン１８に接続する。トレインｉｆｌ域６は線図的に示ず
電気接続ライン３７をイ１し、この接続ラインはＦレイ
ン９工ｌ域６の各々を抵抗３）３を経て電気接続ライン
３９に接続する。ライン３９はダイオードとして接続し
たトランジスタ゛ｒ＋、Ｔｚおよび１箆抵抗４０とによ
り電源電圧から取出したほぼ−０，５ボルトの電圧を伝
える。ライン３９はダイオードＴ、および′Ｉ゛２間の
接続点に接続される。従って、ドレイン領域６にお＋ｊ
る電圧の振動はトランジスタＴ、のしきい値電圧に制限
される。読取りに際しメモリ１〜ランソスタに印加され
る電圧をＯボルトに接近さ・Ｕるごとにより、浮遊電極
３に隣接する絶縁層にまたがって生しる電位差はできる
だ＆Ｊ小さく保持される。この関係で特に、薄肉絶縁層
１０および１１と、制御電極４を浮遊電極３から分離す
る絶縁層４４とが重要である。できるだけ小さい電位差
を用いるということは、印加する電圧によって生じるお
それのある、浮遊電極３からの或いは浮遊電極３への不
所望な電荷転送を最小にすることを意味する。

Ｉ−シンシスタＴ４は接続ライン３７における信号によ
り駆動される。このトランジスタＴ４はライン１８（Ｏ
ボルト）と接続部２５（−５ボルト）との間で抵抗４１
と直列に接続されている。従ってトランジスタＴ４の１
゛レインにおける信号ばほぼ０ボルトになるか或いはほ
は一５ボルトになる。この信−可はインバータ４２を経
て他−υ出力◇１、ｉ　４３に伝達される。

本発明によれば、半導体装置１の半導体本体２が、第２
不揮発性メモリトランジスタを有する検出器を具えてい
る。第１図には前述した２つの第１メモリトランジスタ
に加え゛（、ソースおよびルーイン領域４６および４７
と、浮遊電極３と、制御’Ｉｔ極４とをイ〕する第２メ
モリトランジスタをも小しである（第３図をも参照のこ
と）。浮遊電極３ｃ；１薄肉第２絶縁層６２により第２
メモリ１−ランジスタのチャネル領域５８から分離され
ている。前記の第２メモリトランジスタはセンソとして
作用し、これを第１メモリトランジスタとできるだけ等
しくするのが好ましい。

信号はドレイン領域４７から線図的に示す電気接続ライ
ン４８を経て取出ずごとがてき、ごの（１ｉ−、；は第
１メモリｉ・ランジスタの信号の場合と同様に１１（抗
４９、トランジスタＴ、および抵抗５０によりン゛、出
すことができる。このようにして得た信号は本例の場合
特に電気接続ライン５■、ｆｌＮｌＪケ−１〜５２およ
びＯＲケート３５を有する手段に供給され、これにより
第１および第２メモリトランジスタ中の蓄積電荷早か必
要に応し補正される。

トランジスタ１゛、のトレインに得られる信号はＡＮＤ
ゲート５２によりトランジスタＴ４のドレインに生じる
イ１４壮と比較される。後者の信号はその前にインバー
タ４２に、Ｌり反転させられている。１個以上のＡＮＩ
Ｉゲー１５２の双方の入力が高レベル（０ボルト）であ
る場合乙、二は、高レベル信号が関連の０１１ゲート３
５に伝達され、関連の第１メモリトランジスタに再び書
込みか行なわれる。関連の浮遊電極３には負の電イｉｉ
ｊが供給される。抵抗５０と並列に接続されたコンデン
′す５７は、浮遊電極３に充分な電荷が供給され書込み
論理値“１°゛と関連するもとの電荷状態を回復させう
るのに充分長い期間ＡＮＤゲート５２の人力を高レベル
に維持するようにする。

目的とする動作、すなわちプログラミングされた論理値
゛１′′の適時の再書込めを得る為には、基（１（値か
望ましい。本例ではこのような基準値は、第２メモリト
ランジスタのソース領域４６を直接ではなくダイオード
として接続された２つのトランジスタ′ｒ６の直列回路
を経てライン１８に接続する、二とにより得る。このよ
うな直列回路は、３つのｐ型表面’６１：域５３．５４
＊；ヨび４［）ト、＃ｊ）ｉ　目的＆’Ｌ　示−ｉｆ”
１１．、、気接続ライン５６を経て関連のトランジスタ
１゛６のソース領域５４および４６に接続された２つの
ケーＩ・電極５５を以って実現する。

トランジスタＴ６の各々はほぼ−０，５ボルトのしきい
値電圧を有する為、第２メモリ）−ソンンスタのソース
領域４６における電位はほぼ一１ボルトとなる。トレイ
ン領域４７の電位は、抵抗４９をライン３９にではなく
トランジスタＴ３と抵抗４０との間の接続点に接続する
ことにより適合させる。トランジスタＴ５のソース領域
の電位は、このソース領域をライン１８にではなくトラ
ンジスタ１゛２および゛「３間の接続点に接続すること
により適合させる。

読出し中は制御電極４とソース蟹（域５との間に殆んど
電圧差が存在しない第１メモリトランンスタと相違しζ
、第２メモリトランソスタにおいては制御電極４はソー
ス領域４６に帯して１１ポルトのバイアス電圧を有する
。このことは、浮遊電極３上にｎｉ稍される電荷の量が
減少すれば、第１メモリトシンシスタが依然として勇−
油状態に維持されＣいる場合に既に第２メモリトランジ
スタが廓通状態から非専通状態に移るということを意味
している。この状態の切換えの結果、論理値“′１”が
前述したように書込まれる。

第２メモリ１〜ランシスタが再書込み用の信号を生じる
１ｉｆｔ時に依然として第１メモリトランジスタの電イ
ｉＪ蓄積領域内に蓄積されている電荷の量は、第２メモ
リトランジスタに供給されるバイアス電圧により決定さ
れる。このバイアス電圧はダイオ−）として接続され共
通に集積化された２つのトランジスタ′１゛６によりほ
ぼ固定されている。

本発明は、プログラミングされた論理値”　１　”の保
護に、内設バイアス電圧により固定とした安全余裕度を
与える。安全余裕度の値は使用目的および所望の信頼性
に依存した適当な値にすることができ、この場合この余
裕度は、スイ、２チの切断成いは妨害により電源電圧か
消ｌ成する期間中に書込み情報を維持しうる程度に充分
な？じ；１か常に、’５ｉ積状態に保持されるようにい
かなる割合で−（も人きくなる。従って、適当な余裕度
の選ＪＪｅは一力（はメモリトランジスタの保持１；％
間に、他力では使用目的および電源電圧の無い間開の子
１すＩした長さに依存しうる。

第２メモリ１〜ランジスタずなわりセンサは、第１メモ
リトランジスタの構成に等しいか或いは少くともこれに
匹敵する構成を有し、第１メモリ１−ランジスタから分
離されたトランジスタとすることかできる。このセンサ
において、本例の場合論理値”　ｌ　”に相当する保護
ずべき電イ’２ｊレヘルを占込む場合、出力信号を直接
用いて、同し論理情（しが居込まれているすべての第１
メモリトランソスクを再書込みすることかできる。

第２メモリ１−ランジスタと第１メ：しり１−ランジス
タ或いはこれら第１メモリトランジスタの１つとは前述
した実施例におけるように共通の電４６（蓄積領域３を
有するようにするのかｂ？ましい。このようにすると、
第１メモリトランノスタに、ζ“ｉ槓された電イ’＋ｉ
ｊの量か予め直接保護されるという利点が、Ｇ）られる
。この場合、電荷蓄積領域３は第１メモリ１〜ランシス
タのチャネル領域９と第２メモリトランジスタのチャネ
ル領域５８との双方に結合された共通導電層の形態にす
るのが好ましい。この電気的に？−７遊した共通導電層
は通常絶縁材料により完全に囲まれる。

第１および第２メモリトランジスタは互いに分ｉｔ；Ｉ
ｔ　した制御電極４をイｊするようにするごとができる
。この場合には、読取りに際し第１メモリトランジスタ
の制御電極に印加すべき電位とは異なる適当にｉバ択し
た電位を読５取りに際し第２メモリｉ・ランジスタの制
御電極に印加するごとにより基準７　値と安全余裕度と
が得られる。第２メモリ１〜ランシスタは前述した例に
お番ノるように第１メモリトランジスタの制御電極に接
続された制御電極４を有するようにするのが好ましい。

この例では制御電極４は第２メモリトランジスタと、第
１メモリトランジスタの１つとに共通である。

電荷蓄積領域、制御電極およびインジェクタを共通に有
する第１および第２メモリトランジスタを用いるのは特
に、半導体装置のすべての第１メモリトランジスタをこ
のように１つの第２メ士りトランジスタと組合−ける場
合に推奨しうろことである。このような半導体装置は、
情報内容、すなわち第１メモリ１−ランジスタの電荷蓄
積ｊｉｊ１域中に蓄積される電荷が制御されるという利
点をイ１する。

従って、半導体装置の信頼性か極めて大きくなる。

この構成は特に、第１メモリトランジスタの個数が制限
され、例えば１００を越えないよ・うにした半導体装置
に適し゛（いる。半導体装置のメモリ内に記憶しうる情
報ヒツトの個数が多くなれば、全メモリに対し１つの検
出器で、或いは例えばメ十すワーＩ−当り１つの検出器
で充分である。例えは、前述した実施例では、第２メモ
リ１−ランシスタと８１１合わされ、第１図の左側上半
部に示ず第１）士すトランジスタは、第１図の右側」二
半部に示゛４ように構成した数個、例えば８個或いは０
個の第１メモリＩ−ランシスタの情報内容を保１；（（
する作用をする。この場合信頼性は人きくない。その理
由は、保護はメモリセル巾に書込まれた情報ビット自体
にｉｊ”　１．Ｃわれるのではなく、個別の電荷蓄積領
域内に＋％Ｊ：Ｌされた制御ビットに行なわれる為であ
る。

半導体装置の種々の電荷蓄積領域の電荷保持時間か互い
にわずかに異なる場合には、保護に関するほんのわずか
な問題が生しる。保護に用いる安全余裕度は必要に応じ
信頼性を高めるように大きく選択することもできる。こ
の種類の半導体装置の利点は、保護を達成する為に半導
体本体の表面積をそれほど必要としないということであ
る。この、利点は、既知のように関連の半導体装置の製
造の歩留りに好ましい影音を及ばず。

メモリセルを他の既知の方法で行および列に配置するご
とによりより一層大型のメモリを得ることができる。メ
モリセルは必要に応じ第１メモリトランジスタに加えて
１個または２個の選択トランジスタを有するようにする
ことができる。マトリックスの形態で実現した不揮発性
メモリトランジスタを有するメモリは一般に知られてい
る。このようなメモリにおいて、各セルが本発明による
検出器を存するか或いは多数のメモリセルが１個の検出
器を共通に有する場イ）には、電諒電１１か存在する限
り保護を永続的に行なうことができ、哉いはメモリセル
或いは関連のメモリセルの群が選択される度にのめ情報
内容が制御され（必要に応じ補正され）るにすぎない。

永続的な保護が１１ましいものである。その理由は、こ
の場合信頼性か一層大きくなり、メモリの構成が一般に
−・層面ｊｉｉ。

となる為である。制御が選択状態でのみ行なわれる場合
には、ずべてのメモリセルが信頼ある保ＩＱを実現しう
るように充分にしばしば選択されるようにメモリを構成
する必要がしばしばある。メモリを１個の共通検出器を
有するように或いはわずかな個数の検出器を有するよう
に構成する場合には、検出器によって発生せしめられる
再書込み信号は、関連の群のメモリセルの情報内容を読
取り、次にこの読取った情報を前記のメモリセル内に１
１ｆ書込めする指示として用いることができる。マイク
ロプロセツサを有する半導体装置においでは、このよう
な読取りおよび再書込み動作をマイクロプロセッサによ
り簡単に制御しうる。前記の再書込み信号は例えばマイ
クロプロセッサに対する割込み信号として作用しうる。

１）；Ｉ述した例では、第１および第２メモリトランジ
スタのそれぞれのソース領域５および４６とそれぞれの
ドレイン領域６および４７との間の電圧差は常にしきい
値電圧よりも小さい或いはしきい値電圧に等しい値に制
限される。より一層大きな電圧差は関連のメモリトラン
ジスタが非導通の際に生じる。前記の電圧差を比較的低
い値に制限する必要がない場合には、上述した回路を簡
単化しうる。

この場合、１−ランジスクＴ＋、ＴｚおよびＴ：ｌと、
抵抗４０ト、接続ライン３９とを省略しうる。この場合
、抵抗３８および４９が電源接続部２５に接続される。

またｐチャネルトランジスタＴ４と抵抗４１との直列回
路、およびｐヂャネルトランジスタＴ５と抵抗５ｏとの
直列回路の双方は、ソース領域が電源接続部２５に接続
されたｎチャネルトランジスタと抵抗との直列回路で置
き換えられる。前記のｎチャネルトランジスタのゲート
電極は個別のドレイン領域６および４７に直接接続され
る。抵抗とｎチャネルトランジスタとの間の交点はイン
バータ４２および接続ライン５１にそれぞれ接続される
。接続ライン５０と電源接続部２５との間の容量（コン
デン′す′）５７は存在させたままにする。

第２例は、第５〜８図に部分的に且つ線図的に示す第１
および第２不揮発性メモリトランジスタを有する半導体
装置に関するものである。前述した例と対応する部分に
は同一符号を付した。これらの対応する部分については
第１例に関する説明を参照し、以後に説明をしない。

第２例における第１および第２メモリトランジスタは浮
遊導電層すなわち浮遊電極３の形態の電荷蓄積領域、制
御電極４およびインジェクタ１２．１６を共通に有する
ばかりではなく、ソース領域５，４６も共通に有する。

更に、ｎ型層状部分８よりもドーピング濃度が高いｎ型
領域６０が１１１１記の共通ｐ型ソース領域５，４Ｇの
孔内に設りられている。ソース領域５，４６および層状
部分８は共通電気接続ライン１５、３６を有する。前記
の１１型領域６０は必ずしも必要ではない。接続ライン
１５は他の適当な位置に設りることもできる。

第１および第２の双方の例で、浮遊電極３は例えば多結
晶或いは非結晶の珪素を以って構成することができる。

前記の浮遊電極３は例えば完全に或いＴｅｌ：　４まぼ
完全にｐ　ＡＴ導電型ドーピングする。しかし、本例の
第２の例では、第２不揮発性メモリトランジスタのチャ
ネル領域５８の上方に存在する浮遊電極３の一部分６１
をｎ導電型にドーピングする。このドーピングの相違の
為に、第１メモリトランジスタは第１の例におけるよう
にほぼ−０，５ボルトのしきい値電圧を有するも、第２
メモリトランジスタはｎ型部分６１の使用の為にほぼ−
１，５ポルトのしきい値電圧を有する。本例においてこ
のようにほぼ１ポルトのしきい値電圧の相違を導入する
ことにより、蓄積電荷の保護に関する安全余裕度を決定
する。この場合、第１例でダイオードＴ６により発生さ
れるバイアス電圧は不必要となる。

このようにすることにより得られる利点の１つは読取り
に際し第２メモリトランジスタにおいても比較的小さな
電位差を用いることができるということである。また、
共通ソース領域５，４６を用いるということと、ダイオ
ードＴ６を省略しうるということとの双方の為に、半導
体表面積が節約される。

上述したしきい値差の導入は異なる方法で行なうことも
できる。例えば、第２メモリトランジスタのチャネル領
域５８におけるｐ型ドーピング流度をイオン注入により
わずかに高めるようにすることができる。第１および第
２絶縁層１０および６２の厚さを互いに異なるように選
択することもでき、或いはこれらの層に対し互いに異な
る）Ａ料を用いることができ、またはこれらの双方を行
なうこともできる。一般に、しきい値電圧の適当な相違
を得る為に、絶縁ゲート電界効果トランジスタのしきい
値を所望通りに調整する既知のいかなる方法も、またこ
れらの方法の任意の組合せも用いることができる。必要
に応し、しきい値電圧の相違と、適当に選択したバイア
ス電圧の相違とを組合−ｌて所望の安全余裕度或いは所
望の基準レベルを実現するようにすることができる。

更に、半導体本体２内に深いｐ型ドレイン領域６３を設
６７、ごれをフィールド酸化物４５の下側まで延在させ
、その延在領域では浮遊電極３の下方まで延在させる。

前記のドレイン領域６３の表面部分内には、ソース領域
５，４６およびトレイン領域６゜４７を設けるのと同時
に一層多量にドーピングした表面領域６４を設ける。ト
レイン領域６３．６４　は線図的に示す電気接続ライン
６５を有する。

トレイン領域６３．６４はソース領域５，４６および浮
遊電極３と相俟って絶縁ゲート電界効果トランジスタを
構成し、そのしきい値電圧もこのトランジスタに対する
ゲート誘電体として作用するフィール１′酸化物４５の
部分によって決定される。このしきい値電圧は例えばほ
ぼ−１２ボルトである。後に説明するように大きなしき
い値電圧を有する前記の他のトランジスタは書込み処理
の終了を検出するセンサとして作用し、この書込み処理
はこのセンサから発生ずる信号によって終了せしめうる
。

目的とする動作を得る為には、トレイン領域６３゜６４
を浮遊電極３の下側まで延在させ、共通ソース領域５．
４６と前記のトレイン領域６３．６４　との間に電流を
流す為のしきい値電圧が少なくともフィールド酸化物４
５によっても決定されるようにするのが重要である。こ
のことは特に、前記のトレイン領域をインジェクタ領域
Ｉ２とし７て構成しうるということを意味する。しかし
、本例で選択したルーイン領域６３．６４の構成によれ
ば、比較的薄肉の絶縁相（１０，１１および６２）によ
って下側の半導体本体から分＾１［された浮遊電極の表
面部分を拡大さ−ける必要がないという利点が１））ら
れる。更に、前述したドレイン領域６３．６４はこのよ
うな余分な処理を必要とすることなく標４このＣＭＯ５
製造処理で得ることができる。

第５〜８図につき説明した不揮発性メモリトランジスク
を組合わせることにより半導体装置１の一部を構成し、
この半導体装置内には他の回路素子や他の回路も集積化
しうる。第９図はフ１−１ツク６６内に記号的に示す不
揮発性メモリトランジスタの組合わせを線図的に示す。

半導体装置ｌは特Ｇこ第９図に示す素子をも有すること
かできる。

第９図に示すように、スイッチ２２を制御する消去信号
（接続ライン２３）はインバータ６７を経て発振器６Ｂ
に供給する。この発振器６８は電圧増倍器２４を駆動す
る。ごれと対応して書込み用の発振器６９を設け、これ
を電圧増倍器２０に接続する。第１図に示す発振器信号
入力部である接続部２６は第９図の構造では必要としな
い。

メモリ１−ランジスタの組合わせにより発生させるべき
信号を読取るには、接続ライン３７．４８および６５の
各々をｐチャネルトランジスタＴ７とｎチャネルＩ・ラ
ンシスタＴ８との直列回路を経て電源接続部２５に接続
する。これらトランジスタＴ、およびＴ６のゲート電極
はブロック７０で示すように２つの出力部７１および７
２を有する回路により図示のように駆動する。この回路
７０は出力部７１における電圧がライン１））の％　ｉ
１１電位よりもほぼトランジスタのしきい値電圧（０，
５ポルｌ−）だけ低い電圧となるようにする。出力部７
２における電圧はできれば接続部２５における電圧より
もほぼしきい値電圧だけ高い電圧とするうこれらの電圧
を用いることにより、読取りに際しメモリトランジスタ
の組合わせに生しる電位差は極めて小さな値に制限され
、トランジスタＴ７およびＴ。は電源電圧が存在する限
り常に電流を流しうるようになる。接続ライン３７．４
８および６５における電圧はライン１８におりる電圧に
ほぼ等しい。トランジスタＴ７およびｌ・ランジメタ１
８間の接続点の各々における信号として得られる電圧振
動はライン１８および２５間の電ＥＸ電圧差にほぼ等し
い。

共通の電荷蓄積領域３が全く電荷を有さす、従って第１
メモリトランジスタが情報として論理値パ０°゛を有す
る場合には、３つのトレイン領域接続ライン３７．４８
および６５のいずれにも電流力＜ンＪ！すれない。この
場合、３つの出力ライン７３，７／Ｉおよび７５に低電
圧（−５所ルト）が生しる。情＋し出力信号、すなわち
第１メモリトランジスタの読出し信号は出力ライン７３
およびインバータ７６を経てデータ信号出力端４３に伝
達される。このデータ信号入力端はデータ信号入力端３
４としても作用する。この目的の為に、インバータ７６
を入力回路７７により分路し、この入力回路により、電
気接続ライン７８に１り込み信号が存在する場合のみ、
信号入出力端３／ｌ　、　／１３に存在するデータ信号
をライン７３に伝達する。信号入出力端３４．４３にお
りるデータ信号の信号レベルは第１の例の信号入出力端
３４．４３におけるレベルに対し反転される。

出力ライン７３は更にＡＮＤゲート５２の入力端に接続
する。第２メモリトランジスタの読出しずなわぢ検出信
号は出力ライン７４およびインバータ７９を経てＡＮＤ
ゲート５２の他の入ツノ端に与えられる。従って、第２
メモリトランジスタが非導通である限り、＾ＮＤゲート
５２の前記の他の入力端が高電圧（０ポルト）をイｊす
る。

出力ライン７３がデータ入力端３４を経て高電圧レベル
にされると、ＡＮＤゲート５２は高出力信号（０ボルト
）を生しる。この出力信号は例えば２つの交差結合ＮＯ
Ｒゲート８０より成るフリソ７°フロップの入力の一方
を制御する。これにより、発振器６９に接続されている
フリップフロップの出力端が低レベル（−５ボルト）と
なり、槌って書込み処理が開始される。発振器６９およ
び電圧増倍器２０はほぼ一３５ホルトの高電圧をインジ
ェクタ領域Ｉ２に印加する。よ込め処理に際しては第１
および第２メモリトランジスタが導通状態に急速に変化
する。

第２メモリトランジスタが導通ずると直しにへＮＤゲー
１−５２の入力端の一方が低レベルとなり、このゲー１
−に接続されたフリップフロップの入力端が低レベルと
なる。しかしこれによってはフリップフロップは一方の
安定状態から他方の安定状（歩に変化しない。従って書
込み処理は中断されない。

書込み処理は、第３の、ずなわら他のメモリトランジス
タも導通状態となる程度に多くの電荷か電荷蓄積領域３
内に蓄積されるまで相続する。この電荷の蓄積が達成さ
れると、接続ライン６５を経て電流が流れ、フリップフ
ロップの第２制御入力端に接続された出力ライン７５が
高電圧（０ホルト）を伝える。従ってフリップフロップ
か他の安定状態に切換ねり、発振器６９が高信号（Ｏポ
ルト）を受け、従って宿込み処理か終了する。

インジェクタ領域におりる迫の１１４゛電圧が消滅した
後、トレイン領域６３．６４を有する他のトランジスタ
が非導通状態となる。従って、浮遊電極３により最早や
フィールド酸化物４５の下方に導電性の反転チャネルを
誘起しない。上述した非導通状態への遷移は浮遊電極３
とインジェクタ領域１２との間の容ｎ［性結合によるも
のである。この容量性結合は小さく、少なくとも浮遊電
極３と制御電極４との間の容ｈｌ性結合よりも著しく小
さいが、書込み中の浮遊電極３の電位はインジェクタ領
域１２にお＆Ｊる負の高電圧の為に書込み処理の終了後
よりも負となる。浮遊電極の電位変化は例えば１〜３ポ
ル）−とすることができる。

このようにして論理値“１”が第１メモリトランジスタ
に」込まれると、浮遊電極３の電荷状態が永続的に、す
なわち充分な電源電圧が存在する限り保護される。電荷
の損失の為に第２メモリトランシスクが導通状態から非
導通状態になる場合には、へＮＤケート５２に対する人
力信号が双方井筒しベルとなる。従って前述したように
書込み処理か開始し、電荷蓄積領域の電荷状態が回復す
る。

第１メモリトランジスタは常に導通状態に維持される為
、入出方陣ｉ３４，４３におりる出力信号は常に、最初
に書込まれた情報に相当する正しい値を維持する。

電源電圧を入れた際にフリノプフし１ノブが所望の安定
状態になるようにする為に、フリノプフｌ」ツブの第２
制御入力端を例えば１ｐＦのコンデンーリ。

８１を経て電源ライン１８に接続する。

上述した回路の作動は、ソース領域からトレイン領域ま
でのチャネル長を比較的短くし、チャネル幅を比較的広
くしたトランジスタＴ７により良りｆにした。これらＩ
・ランジスタＴ７のチャネルの幅対長さの比は１００／
６とした。トランジスタＴ８の対応する幅対長さの比は
８７２８とした。この場合、メモリトランジスタは比較
的小さな信号電流しか必要とせず、トランジスタＴ７に
またがっＣはんの才）ずかの電圧降下が生じ、トランジ
スタＴ８にまたがる電圧降下は比較的大きくなる。制御
回路７０は例えば第１０図のように構成することができ
る。

第１０図に示す制御回路１０はダイオード８２とｎチ十
フルトランジスタＴ、およびＴｌｏ　とより成る始動補
助回路を有する。実１際の制御回路は更に２つのｎチャ
ネルトランジスタＴｌ＋およびＴ１□と３つのｐチャネ
ルトランジスタＴＩ３＋ＴＩ４およびＴ’ｓ　とを有す
る。トランジスタＴ、とトランジスタＴＩ２　とは、ま
たトランジスタＴＩ３およびトランジスタＴＩ４とは電
流ミラー構造に接続されている。トランジスタＴ１．は
比較的広いチャネルを有し、トランジスタＴ’ｓは比較
的長いチャネルを有する。

発振器６８および６９に対しては既知の発振回路を用い
ることができる。しかし完全とする為に第１１図に適切
な発振器の一例を示す。この発振器ばｐチャネルトラン
ジスタＴＩ６とｎチャネルトランジスタＴＩ７とを有し
ており、これらトランジスタが相俟って、第１１図の左
側に示す入力部に高信号が現われた際にコンデンサ８３
が放電するようにする。

入力信号か低信号である場合には、コンデンサ８３か抵
抗８４を経て放電する。ｎチャネルトランジスタＴｌｌ
＋　はインバータ８５、コンデンサ・８６およびインハ
ーク）３７を経て導通させられ、この場合もコンデンサ
８３か放電する。従ってトランジスタＴａｕか非導通と
なり、コンデン′す・８３が再び充電される。

インバータ８７の出力信号はｎチャネルトランジスタＴ
Ｉ９　と抵抗８８とを有する出力段に供給され、その後
発生される発振器信号の周波数は対称的な出力信号を生
しる分周器８９により２分周される。

抵抗８４および８８の値は例えばそれぞれ５（ＩＯＫΩ
および１００にΩとすることができる。コンデン→Ｊ’
８３；Ｉ−ｉよび８６の値は例えばそれぞれ４ｐ１５お
よびｌｐｌ’と−づる。電圧増倍器２４および２０に供
給する信号の周波数はほぼＩＭｌｌｚとすることができ
る。

入力回路７７は例えばインバータを以って構成Ｕ７、そ
の出力端が書込み信号（接続ライン７８）により制御さ
れるトランスミノシコンケ−１〜を経て悟壮出カライン
７３に接続されるようにすることか−（きる。この回路
としては第１２図に示すような回路を用いることもでき
る。この回路は２つのｐチャイルトランジスタＴ２ｏお
よびＴ２□と２つのｎチャネルトランジスタＴ２２およ
び１’　２　：ｌ　との直列回路を（ｉする。最外側の
２つのトランジスタ゛１゛２ｏおよびｒ　１１のケー１
へ電極はインバータ９０を経て互いに接続されている。

他の２つのトランジスタＴ２１およびＴ２□はインバー
タを構成し、その入力端がデータ信号入出力端３４．４
３に接続されその出力端が信号ライン７３に接続されて
いる。接続ライン７８における書込み信号は信号入出力
端３４．４３の信号が反転形態て信４ラライン７３に伝
達されるかどうかを、或いは＋ｉｉｉ記の信号路が阻止
され、信号ライン７３における信号が第１メモリトラン
ジスタに記憶された情報によって決定されるかどうかを
決定する。

本例におけるインバータ６７．７６．７９，８５．８７
および９０や、八Ｎｌ）ゲート５２．　ＮＯＲゲー１−
８０および分周器８９はＣＩ’ｌＯ３技術で既知のよう
に構成するのが好ましい。

第２例の半導体装置１は前述したメモリ１〜ランジスタ
の組合わせ装置６６を数個有し、各組合わせ装置かｎ；
５述したように作動しうるようにすることかできる。こ
れらメモリトランジスタ組合わせ装置の制御電極４は互
いに接続することができる。

更に、制御回路７０は２つ以上のメモリトランジスタ組
合ね・已装置に対し共通とすることができる。

発振器６９の各々は例えばＯＲゲート或いばＮ０１ｉケ
ートと置き換え、その一方の入力端を関連のフリップフ
ロップに接続し、他方の入力端を１個以」−のメモリ１
〜ランジスク組合わせ装置に共通で永続的に作動する発
振器に接続するようにことかできる。

また１個の発振器６９を１個以上のメモリ１〜ランジス
ク組合わせ装置に共通とすることもできる。ただしこの
場合後りのフリップフロップとこの共１１Ｔ１発振器６
９との間に且つこの共通発振器６９と複数の電圧増倍器
との間に適当なゲート回路が導入されているものとする
。この目的の為には例えば関連のフリップフロップの出
力により制御される１−ランスミッションゲートを用い
ることかできる。発振器６９と電圧増倍器２０との間に
接続されたデー１〜回路が除去され、これらゲート回路
が電圧増倍器２０の出力端と複数のインジエクク領域１
２との間に接続される場合には、１個の共通の電圧増倍
器２０で充分である。この場合、関連のケート回路は、
電圧増倍器によって発生される高電圧をインノエクタ領
域１２に伝達するか、或いはｐ−ｎ接合の降服か例えば
ゲート回路自体の回路素子中に生じることなく　１ｔｉ
ｊ記の電圧を阻止するのに適しているようにする必要か
ある。このような高電圧を処理する方法自体は既知であ
る。

第１および第２例において説明した半導体装置はそれ自
体既知の方法によって完全に製造しうる。

この目的の為には例えば標準のＣＭＯ５製造方法を用い
ることができる。例えば、出発月相として固有抵抗が約
４Ω−ｃｍのｎ型珪素本体８を用いることができる。こ
の珪素本体上には、設けるべきフィールド酸化物４５の
パターンを被覆しない耐酸化マスクを設ける。次に燐を
用いたイオン注入処理を行ない、最終的にチャネル阻止
領域９１を得る。次にｎチャネルトランジスタの為の活
性領域を被覆しないフォトラッカーマスクを設ける。次
に充分なエネルギーの硼素イオンを用いたイオン注入処
理を行い、フォトラッカーマスクによって被覆されてい
ない耐酸化マスクの部分によってイオンがマスクされな
いようにする。この場合、耐酸化マスクの露出部分が硼
素イオンの注入を阻止しない程度の低いエネルギーで硼
素をイオン注入せしめることができ−る。フォトラッカ
ーマスクを除去した後、フィールド酸化物４５を成長せ
しめることかできる。酸化後、半導体本体８は多数の深
いｐ壁領域、例えば領域６３を有し、チャネル阻止領域
９２が前記の領域中でフィールド酸化物４５の下側に通
常のように延在するようにする。

耐酸化マスクを除去した後、活性領域に通常のようにし
て薄肉絶縁層を設け、その後半導体本体上に多結晶珪素
層を設けることができる。この多結晶珪素層には殆んど
ドーピングをしないようにするか、或いは堆積中または
堆積後に例えば硼素をドーピングするようにすることが
できる。この多結晶珪素層は、これから種々のトランジ
スタのゲート電極および浮遊電極３を得るようにバクー
ン化する。必要に応じこの多結晶珪素層から電気接続の
為の導体細条をも得ることができる。所望に応じ、多結
晶珪素によって被覆されていない前記の薄肉絶縁層の部
分を除去することかできる。

次に、ｎチャネルトランジスタの為の領域を被覆するフ
ォトラッカーマスクを設けることができる。このマスク
により浮遊電極３の部分６１（第５図）およびソース領
域５，４６中の部分６ｏをも被覆する。次に、ｐチャネ
ル１〜ランジスタのソースおよびトレイン領域と、メモ
リトランジスタのｐ壁領域とに対するドーピングを通常
のようにして行う。

次に、ｐチャネルトランジスタおよびメモリトランジス
タの為の領域をフォトラッカーマスクで被ＩＷする。し
かし浮遊電極３の部分６１と領域６ｏの為の表面の部分
とは被覆しない。次に、ｎチャネル１−ランジスタのソ
ースおよびドレイン領域と、領域６０および６１とに対
するドーピングを行うことができる。

半導体材料中に行ったドーピングは適当な熱処理により
拡散させたり或いは活性化させたり、またはその双方を
達成させたりすることができる。

絶縁層４４は酸化により或いは例えば気相からの堆積に
より設けることができる。絶縁層４４に接点窓（多数の
接点窓を図示しである）をあけた後、アルミニウムの層
を設けることができる。この層から制御電極４を得るこ
とができる。またこの層からは回路素子の電気接続用の
導体細条をも同時に得ることができる。しかしこれらの
導体細条は図面を節ｉ（ｔとするする為に図示し−こい
ない。次に、半導体装置に通常のようにして保謁：絶縁
層（し１示せず）を被覆することができる。ごのよ・う
にして得た半導体装置は通常のようにして組合わせるこ
とができる。

本発明は上述した例のみに限定されず、幾多の変更を加
えうろこと勿論である。例えは、第１および第２メモリ
トランジスタは、特にＮＭＯＳメモリトランジスタにお
ける場合のように電荷蓄積領域を非導電性の中間層を以
って適当な誘電体中に形成した種類のものとすることか
できる。またインジェクタは、例えばソースおよびルイ
ン領域間の半導体表面に隣接するチャネル領域の一部分
を有し、これが比較的薄肉の絶縁層により非導電性の中
間層から分離されるようにすることができる。

第１および第２メモリ１−ランシスタの各々に電イ：：
ｒ蓄積９工（域と、それ自体のインジェクタを設けるこ
とができる。

電荷蓄積領域は導電性の中間層、例えば浮遊電極を以っ
て構成するのが好ましい。この電荷蓄積領域は第１およ
び第２メモリトランジスタに対し共通とし、これにより
特に第１メモリトランジスタに古込まれた情報を表わす
電荷の蓄積量の直接保護を達成しうるようにすることが
できる。

空間的に分離された表面領域１２の代わりに、インジェ
クタが第１および第２メモリトランジスタの双方または
いずれか一方のソースおよびトレイン領域に結合すなわ
ち接続された表面領域を有するようにすることもできる
。また、インジェクタは薄肉絶縁層により電荷蓄積領域
から分離された導電層を有するようにすることもでき、
この場合１）；１記の導電層を半導体表面と電荷蓄積領
域との間に設りるか或いは電荷蓄積領域を前記の導電層
と半導体表面との間に存在させるようにすることができ
る。

また第１および第２メモリトランジスタの双方またはい
ずれが一方の制御電極を？＄遊電極の上方ではなく浮遊
電極と半導体表面との間に設りることもできる。制御電
極は完全に或いは部分的に、半導体本体中に存在する半
導体領域を以って４Ｍ成することもできる。

電荷を電荷蓄積９ｆ１域に供給するのは、或いは電荷を
電荷蓄積領域から除去するのは、またはこれらの双方は
なだれ降服或いはトンネル効果により行うことができる
。電荷の供給および除去の双方の方向には同一種類の電
荷キアリア、好ましくは電子を用いることができ、或い
は一方向に一種類の電荷キアリア、例えば電子を用い、
反対方向に他の種類の電荷キアリア、例えばボールを用
いることができる。電荷の供給および除去は同一・のイ
ンジェクタで行うことができ、或いはメモリトランジス
タが電荷供給用のインジェクタと電荷除去用の他のイン
ジェクタとを有するようにすることができる。

第１および第２メモリトランジスタを異なる１−７きい
値電圧を有するように構成する実施例−（は、第１メモ
リトランシスクが第１浮′ｔ１ｍ電層３を有し、第２メ
モリ１−ランジスタがこの第１浮遊導電層３に接続され
た第２浮遊導電層６１を有するように−するのが好まし
い。絶縁層１０により第１メモリトランジスタのチャネ
ル領域９から分離された浮遊＾ｑ電層３の第１部分は第
１の材料を以って構成し、第２絶縁層６２により第２メ
モリトランジスタのチャネル領域５Ｂから分離された第
２浮遊導電層６１の第２部分は第２の材料を以って構成
する。この第１の材料は第２の材料の仕事関数と異なる
仕事関数を有し、この仕事関数の相違は少なくとも部分
的に第１および第２メモリトランジスタのしきい値電圧
間の差を決定する。例えばこれらの第１および第２部分
に対しては多結晶珪素およびアルミニウムのように異な
る材料を用いることができる。しかし第１および第２部
分に対し同一の半専体＋Ａ利を用い、仕事関数の差は第
１および第２部分のドーピングの相違によって得るよう
にするのが好ましい。前述した第２の例では第１および
第２部分を互いに反対の導電型とする。

第１および第２部分を互いに反対の導電型とする場合に
は、これらの部分を第３の材料、例えば金属の導電性接
続ラインにより互いに接続することができる。第２の例
で説明したようムこ、第１および第２の半導体材料は互
いに隣接さ−Ｕて整流接合９３を形成することもできる
。このような整流接合９３はしばしば、第１および第２
部分が常にほぼ同じ電位を有するように充分な漏洩を呈
する。更に、前述した第２の例では、浮遊導電層（電極
）３の電位が電荷の損失により浮遊導電層６１よりも多
く変化する場合にｐ−ｎ接合が順方向に導通ずるような
第１および第２部分の導電型となっている。第２浮遊導
電層６１の電位は第１浮遊導電層３の電位を追征し、従
って保護の信頼性は阻害されない。この場合、所望の信
頼性を得る為に第１および第２メモリトランジスタに共
通なインジェクタを第１浮遊導電層３にも結合し、第２
浮遊導電層６１を第１浮遊導電層３に対し比較的小さく
構成する。書込みに際し或いは第２浮遊勇電層６１の電
荷の損失の為に第１および第２浮遊導電層間に′ＩＬ位
差が形成されるような小さな漏洩電流が整流接合９３の
逆方向に流れる場合には、第２メモリトランンスクカ端
りい段階で再書込み信号を発生し、従って書込まれてい
る情報が必ず維持される。

整流接合９３を導電性の接続部によって分路する場合に
は、いかなる場合にも第１および第２浮遊導電層にまた
がる電位の分布が均一になる。第１および第２浮遊導電
層３および６１は、共通の金属台イｊ頂部層、例えば容
易に導通する半導体珪化物層を有するようにするのが好
ましい。第１半専体利料は少なくとも前記の頂部層と第
１メモリトランジスタの絶縁層ｌＯとの間に存在させ、
第２半導体Ｈ料は少なくとも前記の頂部層と第２メモリ
トランジスタの第２絶縁層６２との間に存在させる。

このようにして、第１および第２半導体材料の仕事関数
の相違がしきい値電圧に及ぼす影響を維持する。前記の
共通の上部層は通常のようにして、例えば多結晶半導体
層上に、適当な珪化物層を堆積することにより、或いは
適当な金属層を堆積し、所望に応しその後に熱処理を行
い金属層と半導体層との界面に珪化物が形成されるよう
にすることにより得ることができる。

前述した例でば論理値”１゛のレベルのみを保護してい
る。一般には、不所望な変化に感応するいかなる電荷レ
ベルも適当な検出器により目；１述したのと同様な方法
で保護しうる。蓄積された電荷の量の不所望な減少に加
え、この電荷の■の不所望な増大も検出しうる。後者の
場合には、？ｊｊ　４Ｘ：Ｊの蓄積■の減少がこの目的
の為に選ｊＲすなわち割当てた第１メモリトランジスタ
においてのみ選択的に行われうるように半導体装置を設
工１するのか好ましい。各第１メモリトランジスタ当た
りで２つよりも多い電荷レベルが、書込まれた情報を表
わし、この目的の為に考ｊ菟ずべき電？ｉｉｊレベルの
各々が適当な検出器により保護されうるようにすること
もできる。また、例えば周期的に異なる適当に選択した
固定バイアス電圧を制御電極とソーフ領域との間で同一
の第２メモリトランンスタに印加することによりこの同
一の第２メモリｌ−ランノスタにより複数のレベルを保
護するようにするごともてきる。

第２の例で説明したように書込み処理の終了を他のメモ
リトランジスタにより検出することは、チー１〜誘電体
としてフィールド酸化物を有するメモリトランジスタを
使用する場合に限定されるも″　のではない。前記のメ
モリトランジスタに対する適当なしきい値電圧は異なる
ようにして或いは多数の手段を組合わせることにより得
ることもできる。更に、電荷の蓄積量の保護が予期され
ない場合には、書込み処理の終了およびその後の書込み
。

処理の実際の完了の検出を、不揮発性トランジスタをイ
ｊする他の半導体装置において用いることもてきる。書
込み処理の検出および完了まで、書込まれた電荷レベル
が良好に規定される。この形態の検出は電１■ｊが蓄積
されていない状態と最大電荷を有する状態との間の中間
レベルを再現的に書込むのに用いることもできる。更に
反転処理、すなわら消去処理を同様に再現性のある電荷
レベルに制限せしめることもできる。

本発明は一般に、書込みおよび消去の双方またはいずれ
か一方に１際し所望の電荷レベルを再現的に制限するか
、或いは電荷が失われたｉ際に適時電荷の量の補正をｊ
：ｉうことによりＮ４’ｉ：Ｉの書込み蚤の良好な保護
を達成するか、或いはこれらの双方を行うものである。

従って、本発明による半導体装置は特に、製造処理にお
ける変動、妨害電圧、比較的大きな読取り電圧或いは一
時的またはＸｌｌ　’Ｎｔ的に比較的高くなる半導体本
体の１１１．に度によって生しるおそれのある不揮発性
メモリトランジスタの電荷保持時間の変動に感応しなく
なる。また電荷保持時間が短くなる場合には、一旦書込
まれた情窪が良好に記憶される為、信頼性のある動作か
１１）られる。このようにして得られた改訴点はメモリ
トランジスタの電荷保持時間に課せられるへき条イ４１
をわずかに減少さ−［るのにも用いることかできる。

例えば、ごれまでのメモリトランジスタに通常用いられ
ている絶縁層よりも一層薄肉の絶縁層を容易に用いうる
ようになる。この場合は１．１」込めおよび消去に必要
とする高電圧も減少ゼしめうる。

このようにして得られた改善点により一般に半勇体シ装
置の製造上の歩留まりに好影響を及はしうる。

前述した例で用いた導電型は互いに交換することかでき
、これに応じて電圧を変えるようにする。

半導体＋Ａ料としては珪素以外に例えばゲルマニウＪ、
或いはΔｌｌｌ−１３Ｖ化合物を用いることもできる。

種々の絶縁層に対しては酸化珪素を用いうる。

それ以外に窒化珪素成いは酸化アルミニウムを用いるこ
ともでき、或いはオキシ窒化物層を用いることができる
。フィールド絶縁として作用する酸化物層４５は局部酸
化以外の通常の方法によって得ることができる。

第１図および第９図に示す双方の回路配置においては、
電荷状態を読取る際にメモリトランジスタに生しる電位
差を小さくする為の手段が存在する。これらの手段は関
連のメモリトランジスタが非４グ通である場合に特に重
要である。メモリ１−ランノスタが導通している場合や
、このトランジスタのλ！Ｌｒｍ　（オン）抵抗が充分
小さい場合には、ドレインけ■域の電位はソース領域の
電位にほぼ等しい。これに対し、メモリトランジスタが
非専通である場合には、トレイン領域の電位は接続部２
５におりる負の電源電圧にほぼ等しくなる。この状態で
は電荷蓄積領域に電荷が蓄積されない為、負の電荷がト
レイン領域から浮遊導電層に流れるおそれがある。これ
を防止する為に、第１図に示−４回路ではメモリトラン
ジスタのソースおよび１−レイン領域間の電位差を多く
ともしきい値電圧に制限し、第９図に示す回路において
はトランジスタ１゛７および制御回路７０によるこのト
ランジスタの駆動によって前記の電位差をほぼ零とする
。従−９−こり、ｊＩ際にはこれらの手段により論理値
“０゛のレベルの保８Ｆｚ、ずなわら電荷蓄積領域の消
去状態、すなわち放電状態の保護を達成する。

所望に応し、接ｖｃライン４８に接続されたトランジス
タＴ７とインバータ７９との間の接続点に適当なヒステ
リシス時性を尋人することにより第９１’ａの回路の作
動を改善せしめることができる。ごの１」的の為に、イ
ンバータ７９の前で接続ライン７４中に例えは適当なシ
ュミノトドリカ回路を設けるごとができる。

【図面の簡単な説明】

第１は１は、半導体本体の一部を線図的平面図として本
発明による半導体装置の第１の例を示ず回路図、 第２図は、第１図のＩＩ　−ＩＩ綿線上断面とし、第１
図の点ΔおよびＢが第２図のＡ−Ａ線およびＢ−ｉ３線
にそれぞれ対応するようにした断面図、第３図は、第１
図のｎｌ−Ｉｌｌ線上を断面として示す１ｌＪｉ面図、 第４図は、電圧増倍器の一例を示す回路図、第５図は、
本発明による半導体装置の第２の例の半導体本体の一部
を示す線図的平面図、第６，７および８図は、それぞれ
第５図のＶｌ−Ｖｌ綿、■−■線および■−■線」二を
断面とする断面図、 第９図は、第２の例と関連する半導体装置を示す回路図
、 第１０．１１および１２図は、第２の例に用いうる制御
回路１発振器回路および入力回路をそれぞれ示す回路図
である。 ｌ−半導体装置　２−半導体本体 ３−電荷蓄積領域（浮遊電極、浮遊導電層）４−制御電
極　５，４６．５４　−ソース領域６．４７．６３−−
ドレイン領域 ７　、１３−−ｐ　−ｎ接合　８一層状部分９．５８−
チャネル領域　１０．ＩＬ４４，６２　−絶縁層１２−
−　ｐ型頭域（インジェクタ領域）１４−８の表面部分 １５、１６．１７．１９．３６．３７．３９．４８．５
６．６５．７８−電気接続ライン １８接地ライン　２０．２４−電圧増倍器２１−　共通
接続ライン　２２−スイッチ２３．２５．２６−　接続
部　２７，２８．５２−　へＮＤケ−１・２９ａ、　２
９ｂ−ライン　３０．３４−人力Ｏ！ｉ！３１．４２，
６７．７６．７９，８５，８７．９０−−インバータ３
２−出力端 ３３．５７，８Ｌ８３，８６−　コンデンサ３５−Ｏ１
１ケート ３８．４０，４１，４９，５０，８４．８８−抵抗４３
−信号出力端　４５〜フィールド酸化物４Ｇ、５３．５
４−−ｐ型表面領域 ５５　ゲート電極　６０−ｎ型領域 ６１−ｎ型部分く浮遊導電層） ６４−表面領域 ６Ｇ−メモリｉ・ランジスタの組合せ装置（ｉ８．６９
−−発振器　’ｔｏ−１１制御回路７３．７４．７５−
−−出力ライン ７７−入力回路　８Ｏ−ＮＯＲゲート ８９−分周器 ９Ｌ　９２−−チャネル阻止領域 ９３−整流接合

Claims (1)

1. 【特許請求の範囲】 ■、　表面に少くとも１個の不揮発性メモリトランジス
   タを具える不揮発性メモリセルを有′づる半導体本体を
   具える半導体装置であって、前記のメモリトランジスタ
   は電荷蓄積領域に容量的に結合された制御電極と、第１
   導電型のソースおよびしレイン領域とを有し、これらソ
   ースおよびドレイン領域はこれらソースおよびトレイン
   領域に隣接する半導体本体の層状部分からｐ−ｎ接合に
   より分離され、前記層状部分は前記の第１導電型とは反
   対の第２導電型であり、前記ソースおよびドレイン領域
   間には前記のメモリトランジスタのチャネル領域が存在
   し、このチャネル領域は絶縁層で被覆され、この絶縁層
   により電荷蓄積領域をチャネル領域から分離し、前記の
   電荷蓄積領域は薄肉絶縁層によりインジェクタから分離
   され、電荷蓄積領域内に蓄積される電荷量を変える適当
   な電界を加えることにより前記の薄肉絶縁層を経て電荷
   転送が行なわれるようになっている半導体装置において
   、前記の半導体本体か他の第２不揮発性メモリトランジ
   スタを有する検出器を具え、この第２不揮発性メモリト
   ランジスタの出力侶−号か、前記の少くとも１個の不揮
   発性メモリトランジスタ、ずなわら第１不揮発性メモリ
   トランソスタの電ｒｉｊ　Ｍ積領域内に蓄＋Ｉ′ｉされ
   た′電荷の、前に決定された量と相俟って恭準値を形成
   するようになっており、第２不揮発性メモリＦ・シンジ
   スタの出力信号を読取り、この出力信邊が基準値を越え
   る場合に第１および第２不揮発性メモリトランジスタの
   双方におりる蓄４ｒ２電荷の量を補正する手段が設けら
   れていることを特徴とする半導体装置。 ２、特許請求の範囲１に記載の半導体装置において、第
   １および第２不揮発性メモリ１−ランジスタが共通の電
   荷蓄積領域を有していることを特徴とする半導体装置。 ３、特許請求の範囲１または２に記載の半導体装置にお
   いて、第２不揮発性メモリトランジスタは第１不揮発性
   メモリトランジスタの制御電極に接続された制御電極を
   有していることを特徴とする半導体装置。 ４、　特許請求の範囲１〜３のいずれか１つに記載の半
   導体装置において、前記の検出器が複数個の不揮発性メ
   モリセルに対し共通に構成されていることを特徴とする
   半導体装置。 ５、特許請求の範囲４に記載の半導体装置にお。 いて、前記の検出器が第１メモリトランジスタをも具え
   ており、この検出器の第１および第２メモリトランジス
   タの出力信号を互いに比較しうるようになっていること
   を特徴とする半導体装置。 ６、　特許請求の範囲１〜３のいずれか１つに記載の半
   導体装置において、複数個のメモリセルが設りられ、こ
   れらの各々が第２メモリトランジスタを有していること
   を特徴とする半導体装置。 ７、特許請求の範囲１〜６のいずれか１つに記載の半導
   体装置において、前記のインジェクタが第１および第２
   メモリトランシスクに対し共通になっていることを特徴
   とする半導体装置。 ８、特許請求の範囲１〜７のいずれか１つに記載の半導
   体装置において、前記のソース領域は第１および第２メ
   モリトランジスタに対し共通なソース領域となっている
   ことを特徴とする半導体装置。 ９、　特許請求の範囲１〜８のいずれか１つに記載の半
   導体装置において、前記の基準値は、第１メモリトラン
   ジスタの制御電極およびソース領域間のバイアス電圧と
   、第２メモリトランジスタの制御電極およびソース領域
   間のバイアス電圧との差により得られ、この差は半導体
   装置内でほぼ固定となっていることを特徴とする半導体
   装置。 １０、特許請求の範囲１〜９′のいずれか１つに記載の
   半導体装置において、第１および第２ノモリトランジス
   タが互いに異なるしきい値電圧を有するように構成され
   ていることを特徴とする半導体装置。 １１、特許請求の範囲１０に記載の半導体装置において
   、第１メモリトランジスタの電荷蓄積領域が第１浮ｆｌ
   　’４％電層を有し、第２メモリトランジスタが第１浮
   遊導電ＪＺに接続された第２浮遊導電層を有し、前記の
   絶縁層により第１メモリＩ・ランジスタのチャネル領域
   から分離された第１浮遊導電層の第１部分が第１の材料
   より成り、他の第２の絶縁層により第２メモリトランジ
   スタのチャネル領域から分離された第２浮ｉｌ！Ｌ’Ａ
   電層の第２部分が第２の材料から成り、前記の第１の材
   料が前記の第２の材料の仕事関数とは異なる仕事関数を
   有し、これらの仕事関数の差が少くとも部分的に第１お
   よび第２メモリトランジスタのしきい値電圧間の差を決
   定するようになっていることを特徴とする半導体装置。 １２、特許請求の範囲１１に記載の半導体装置において
   、前記の第１の材料が所定のｔ！導電型第１半導体拐料
   であり、前記の第２の４Ａ料かこの所定の導電型とは反
   対の導電型の第２半勇休拐料であることを特徴とする半
   導体装置。 １３、特許請求の範囲１２に記載の半導体装置において
   、前記の所定の導電型が前記の第１勇電型であることを
   特徴とする半’４Ｆ１体装置。 １４、特許請求の範囲１２または１３に記載の半導体装
   置において、第１および第２半導体Ｈ料が互いに隣接し
   て整流接合を形成しており、第１および第２浮遊導電層
   が共通の金属含有頂部層を有し、第１半導体＋、ｔｆｌ
   か少くとも［１；１記の頂部層と第１メモリＩ・ランジ
   スタの絶縁層との間に延在し、第２半導体＋Ａ料が少く
   とも前記の頂部層と第２メモリトランジスタの第２絶縁
   層との間に延在していることをｉＭ’　ｉＴｈとする半
   導体装置。 １５、特許請求の範囲１〜１４のいずれか１つに記載の
   半導体装置において、他の不揮発性メ士すトランシスタ
   か形成され、この他の不（；ＩＸ光性メモリトランジス
   タの出力信号が、前記のインジェクタと第１不揮発性メ
   モリトランジスタの電荷蓄積領域との間の電荷の転送に
   より前記の電荷蓄積領域中の予定の電荷レベルに達した
   ことを示すようになっており、前記の出力信号により前
   記の電荷の転送を完了さ−Ｕる手段が設けられているこ
   とを特徴とする半導体装置。