KR100304951B1 - 반도체메모리장치의칼럼리페어회로 - Google Patents

Abstract

본 발명은 퓨즈 어레이 블럭을 증가시킴이 없이 고장난 비트라인을 리페어 되게 함으로써 리페어 회로 설치로 인한 반도체 메모리 장치의 점유면적을 크게 경감하도록 한 반도체 메모리 장치의 칼럼 리페어 회로를 제공하기 위한 것으로, 특정한 워드라인이 활성화 되었을 때 데이터를 비트라인으로 전송하는 칼럼셀 어레이를 가지는 셀 블럭과; 고장시 셀 블럭의 비트라인을 치환할 수 있도록 칼럼 셀 어레이를 여분으로 만든 리던던트 칼럼블럭과; 엑세스되는 메모리 어레이의 데이터를 입력받아 IO 라인으로 전송시켜주는 비트라인과; 고장이 발생한 비트라인의 정보를 ROM 형태로 저장하고 외부로부터의 Y 선택정보 입력시 이를 내장한 비트라인 정보와 비교하여 리던던트 비트라인과 노말 비트라인 중의 어느 하나를 사용하는지를 선택하여주는 선택신호를 발생하는 IO 라인 디코더부와; IO 라인 디코더로부터의 선택신호를 입력받아 고장상태 여부에 상응하게 노말 비트라인과 리던던트 비트라인 중의 어느 하나를 스위칭시켜 IO 라인에 연결하는 IO 코딩블럭과; 외부로부터 엑세스하고자 하는 Y 어드레스의 신호를 입력받아 특정 비트라인을 선택하는 Y 어드레스 프리디코더와; 상기 Y 어드레스 프리디코더의 출력을 입력받아 선택된 특정 비트라인을 IO 라인으로 연결하는 Y 어드레스 디코더를 구비함을 특징으로 한다.

Description

반도체 메모리 장치의 칼럼리페어 회로{dolumn repair circuit for semiconductor memory device}

본 발명은 반도체 메모리 장치의 칼럼리페어 회로에 관한 것으로, 구체적으로는 하나의 비트라인을 리페어하기 위해 그 비트라인과 연결된 IO 라인 만을 치환하도록한 와이드 버스구조(Wide bus scheme)에 적합한 반도체 메모리 장치의 칼럼리페어 회로에 관한 것이다.

종래의 반도체 메모리 장치의 칼럼리페어 회로는 도 1에 도시되어 있는 바와 같이, 특정한 워드라인이 활성화되었을 때 데이터를 비트라인으로 전송하는 셀블럭(10)과, 메모리 어레이 내의 비트라인 고장발생을 대비하여 고장시 이 비트라인을 치환할 수 있도록 칼럼 셀어레이를 여분으로 만든 리던던트 칼럼블럭(11)과, 메모리 어레이의 데이터를 입력받아 IO 라인으로 전송시켜주는 비트라인(12)과, 고장이 발생한 비트라인 정보를 ROM 형태로 저장하고 외부의 Y 선택정보신호의 입력시 이를 비교하여 노말비트라인을 선택할 것인지 리던던트 비트라인을 선택할 것인지의 선택신호를 출력하는 Y 리던던트 프리디코더(13)와, 외부의 Y 어드레스와 상기 Y 리던던트 프리디코더(13)의 신호를 입력받아 특정 비트라인을 선택하는 Y 어드레스 프리디코더(14)와, 노말 비트라인이 선택될 때 Y 어드레스 프리디코더(14)의 출력을 입력받아 이 노말 비트라인의 데이터를 IO 라인으로 연결하여 주는 Y어드레스 디코더(15)와, 고장발생의 비트라인이 선택되었을 때 Y 리던던트 프리디코더(13)의 출력을 입력받아 리던던트 칼럼블럭의 비트라인 데이터를 IO 라인으로 연결하는 Y 리던트 디코더(16)를 구비하여 이루어져 있다.

이와 같이 구성된 종래 반도체 메모리 장치의 칼럼리페어 회로의 동작을 설명하면 아래와 같다.

즉, 임의의 비트라인, 예를 들어 도 1의 A로 표시된 비트라인에 고장이 발생되었을 경우 이 비트라인을 엑세스하는 명령이 발생하면, Y 리던던트 프리디코더(13)로부터 Y 어드레스 프리디코더(14)의 동작을 막는 Y 어드레스 프리디코더인 에이블 신호를 Y 어드레스 프리디코더(14)로 내보냄과 동시에 Y 리던던트 디코더(16)로 인에이블 신호를 보내어 리던던트 비트라인, 예를 들어 도 1에서 B로 표시된 비트라인의 데이터를 IO 라인으로 내보내게 된다.

이때 임의의 비트라인에서 이상이 발생하였을 때 이 비트라인과 동시에 구동되는 예를 들어 A로 도시된 모든 비트라인이 치환된다.

좀더 구체적으로 설명하면 임의의 워드라인이 활성화(activate)되었을 때, 그 워드라인에 연결된 셀로부터 전하(charge)가 비트라인을 통해 센스앰프를 거쳐 엑세스 할 수 있는 신호로 변한다.

이때 임의의 비트라인, 예를 들어 비트라인 A가 데이터를 전송하거나 유지하기에 적합하지 않는 상태 즉, 오동작 상태가 되면 비트라인의 오동작에 대한 정보는 Y 리던던트 프리디코더(13)내에 저장되어 있으므로, 이 비트라인을 엑세스하는 명령이 발생할 때 Y 리던던트 프리디코더(13)는 입력되는 Y 어드레스를 비교하여 Y 어드레스 프리디코더 인에이블 신호를 Y 어드레스 프리디코더(14)로 보내어서 Y 어드레스 프리디코더(14)의 동작을 막음과 동시에 Y 리던던트 디코더(16)로 구동 동작을 보낸다.

상기 Y 리던던트 디코더(16)는 리던던트 칼럼블럭(11)내의 리던던트 비트라인, 예를 들어 리던던트 비트라인 B를 IO 라인에 연결하게 되어 비트라인이 고장이 발생하였을 때 Y 리던던트 프리디코더(13)의 퓨즈어레이에 저장된 정보에 따라 셀블럭이 비활성화되고 대신 리던던트 칼럼 블럭내의 셀과 비트라인이 이 역할을 하게 되어 고장이 리페어 된다.

그러나 종래의 리페어 회로는 와이드 버스 구조(Wide bus scheme)에 적용하는 경우 하나의 비트라인을 리페어 하기 위해서는 버스개수(M)만큼의 비트라인이 치환되어야 하기 때문에 (M-1)개의 고장나지 않는 비트라인도 같이 리던던트 비트라인으로 치환하여야 한다.

예를 들어, 비트라인의 개수가 2084이고 IO의 개수가 256개인 경우 하나의 비트라인에 고장이 발생하였을 경우 이 하나의 비트라인을 리페어 하기위해선 동시에 연결되고 고장나지 않는 255개의 비트라인을 리던던트 비트라인으로 치환하여 주어야 한다.

이는 레이아웃 측면에서 보았을 때 불필요한 에리어를 사용하게 되어 전체적인 면적증가를 초래하게 되며, 전체적인 면적효율을 크게 하기 위해서 하나의 비트의 정보만을 치환할 수 있게 할 수도 있으나, 이 경우는 퓨즈어레이 내에 보다 많은 정보를 넣기 위하여 더 많은 수의 퓨즈를 사용하여야 하므로 상대적으로 에리어를 많이 차지하는 퓨즈어레이 블럭을 더욱 크게 만들어야 하기 때문에 이 역시 전체적인 면적증가를 가져온다는 문제점이 있었다.

따라서,본 발명은 이와같은 종래기술의 문제점을 감안하여 발명한 것으로, 퓨즈 어레이 블럭을 증가시킴이 없이 고장난 비트라인을 리페어 되게 함으로써 리페어 회로 설치로 인한 반도체 메모리 장치의 점유면적을 크게 경감하도록 한 반도체 메모리 장치의 칼럼 리페어 회로를 제공하기 위한 것이다.

도 1은 종래 반도체 메모리 장치의 칼럼리페어 회로를 나타낸 블럭도

도 2는 본 발명에 따른 반도체 메모리 장치의 칼럼리페어 회로를 나타낸 블럭도

도면의 주요부분에 대한 부호의 설명

10, 40 : 셀블럭 11, 21 : 리던던트 칼럼블럭

12, 22 : 비트라인 13 : Y 리던던트 프리디코더

14, 25 : Y 어드레스 프리디코더

15, 26 : Y 어드레스 디코더

16 : Y 리던던트 디코더

23 : IO 라인 디코더

24 : IO 코딩 블럭

이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 메모리 장치의 칼럼리페어 회로는, 특정한 워드라인이 활성화 되었을 때 데이터를 비트라인으로 전송하는 칼럼셀 어레이를 가지는 셀 블럭과; 메모리 어레이내의 비트라인 고장발생을 대비하여 고장시 셀 블럭의 비트라인을 치환할 수 있도록 칼럼 셀 어레이를 여분으로 만든 리던던트 칼럼블럭과; 엑세스되는 메모리 어레이의 데이터를 입력받아 IO 라인으로 전송시켜주는 비트라인과; 고장이 발생한 비트라인의 정보를 ROM 형태로 저장하고 외부로부터의 Y 선택정보 입력시 이를 내장한 비트라인 정보와 비교하여 리던던트 비트라인과 노말 비트라인 중의 어느 하나를 사용하는지를 선택하여주는 선택신호를 발생하는 IO 라인 디코더부와; IO 라인 디코더로부터의 선택신호를 입력받아 고장상태 여부에 상응하게 노말 비트라인과 리던던트 비트라인 중의 어느 하나를 스위칭시켜 IO 라인에 연결하는 IO 코딩블럭과; 외부로부터 엑세스하고자 하는 Y 어드레스의 신호를 입력받아 특정 비트라인을 선택하는 Y 어드레스 프리디코더와; 상기 Y 어드레스 프리디코더의 출력을 입력받아 선택된 특정 비트라인을 IO 라인으로 연결하는 Y 어드레스 디코더를 구비함을 특징으로 하고 있다.

이하 본 발명의 실시예를 첨부도면에 근거하여 상세히 설명한다.

도 2는 본 발명의 실시예를 개략적으로 나타낸 블럭도로서, 본 발명의 반도체 메모리 장치의 칼럼 리페어 회로는 특정의 워드라인이 활성화되었을 때 데이터를 비트라인으로 전송하는 셀블럭(20)과, 메모리 어레이내의 비트라인 고장발생을대비하여 고장시에 이 고장난 비트라인을 치환할 수 있도록 칼럼 셀 어레이를 여분으로 만든 리던던트 칼럼블럭(21)과, 엑세스되는 메모리 어레이의 데이터를 입력받아 IO 라인으로 전송시켜주는 비트라인(22)과, 고장이 발생한 비트라인의 정보를 ROM 형태로 저장하고 외부로부터의 Y선택 정보입력시 이를 내장한 비트라인 정보와 비교하여 리던던트 비트라인과 노말 비트라인 중의 어느 하나를 선택하여 주는 선택신호를 발생하는 IO 라인 디코더(23)와, IO 라인 디코더(23)로부터의 선택신호를 입력받아 고장상태 여부에 따라 노말 비트라인과 리던던트 비트라인 중의 어느 하나를 스위칭하여 IO 라인에 연결하는 IO 코딩블럭과(24)과, 외부로부터 엑세스 하고자 하는 Y 어드레스를 입력받아 특정 비트라인을 선택하는 Y 어드레스 프리디코더(25)와, 상기 Y 어드레스 프리디코더(25)의 출력을 입력받아 선택된 특정 비트라인을 활성화하여 IO 라인(23)으로 연결하는 Y 어드레스 디코더(26)로 구성되어 있다.

상기 Y 어드레스 디코더(26)의 출력신호는 상기 셀블럭(20)에 연결되는 노말 비트라인(22-1)과 상기 리던던트 칼럼블럭(21)에 연결되는 리던던트 비트라인(22-2)를 동시에 활성화되도록 연결되어 있다.

그리고 상기 IO 코딩블럭(24)은 각 노말 비트라인(22-1)에 IO 라인디코더(23)의 신호를 각각 논리적하는 제 1 NAND 게이트(NA₁)와 제 2 NAND 게이트(NA₂)의 출력을 입력으로 하여 논리합하는 NOR 게이트(NO₁)에 의해 스위칭되는 제 1 트랜지스터(TR₁)를 통하여 상기 각 노말 비트라인(22-1)중의 특정 IO 라인의 하나에 접속됨과 동시에 상기 특정 IO 라인의 하나는 상기 제 1 NAND 게이트(NA₁)의 출력에 의해 스위칭되는 제 2 트랜지스터(TR₂)와 상기 제 2 NAND 게이트(NA₂)의 출력에 의해 스위칭되는 제 3 트랜지스터(TR₃)를 각각 통하여 리던던트 칼럼블럭(21)과 연결되는 리던던트 비트라인(22-2)에 접속되도록 구성되어 있다.

이와 같이 구성된 본 발명의 반도체 메모리장치의 칼럼 리페어 회로의 동작에 대하여 설명한다.

임의의 워드라인이 활성화되었을 경우, 그 워드라인에 연결된 셀블럭(20)내의 셀로부터 전하가 비트라인을 통해 센스앰프를 거쳐 엑세스할 수 있는 신호로 변한다.

이때 임의의 비트라인, 예를 들어 비트라인 A가 데이터를 전송하거나 유지하기에 적합하지 않는 상태인 고장이 발생된 경우 이 고장발생의 비트라인의 정보가 IO 라인 디코더(23)에 저장되어 있으므로, 외부의 입력되는 어드레스에 따라 IO 라인 디코더(23)는 IO 코딩블럭(24)으로 신호를 전달하게 되고, Y 어드레스 프리디코더(25)는 Y 어드레스버스를 통하여 외부로부터 입력되는 어드레스에 따라 해당 비트라인들을 활성화하게 된다.

이때 고장이 발생한 비트라인, 예를 들어 비트라인 A은 IO 라인 디코더에 저장된 정보에 따라 제 1 NAND 게이트(NA₁)와 제 2 NAND 게이트(NA₂)중의 어느 하나의 출력이 하이레벨로 출력되게 하고, 이로 인해 NOR 게이트(NO₁)의 출력이 로우레벨로되게 하여 상기 비트라인 A에 접속되는 제 1 트랜지스터(TR₁)를 오프상태로 하게 되어 고장난 비트라인 A가 IO 라인에 접속되는 것을 차단함과 동시에 제 1 NAND 게이트(NA₁)과 제 2 NAND 게이트(NA₂)중의 어느 하나의 출력, 예를 들어 제 1 NAND 게이트(NA₁)의 출력이 하이레벨로 되어 제 2 트랜지스터(TR₂)가 온 상태로 되므로 리던던트 칼럼블럭(21)내의 셀과 리던던트 비트라인 예를 들어 리던던트 비트라인 B가 제 2 트랜지스터(TR₂)를 통하여 IO 라인에 연결되어 출력하게 된다.

따라서 리페어시, 상기 IO 코딩블럭에 의해 리던던트 칼럼블럭내의 리던던트 비트라인과 고장난 노말 비트라인은 IO 라인에 1:1로 치환하게 되므로 그만큼 준비하여야할 리던던트 비트라인의 수를 크게 경감시킬 수 있다.

이상과 같이 본 발명의 반도체 메모리 장치의 칼럼 리페어 회로는 IO 코딩블럭을 이용하여 기존의 방법과는 다르게 IO 라인자체를 리페어 하게 되어 리페어 하여야 하는 비트라인에 대하여 치환하기 위해 준비되어야할 리던던트 비트라인이 종래의 M개의 비트라인 쌍에 비하여 M/N(단 N은 IO 라인수)로 줄어들게 될 뿐만 아니라 리던던트 칼럼블럭도 Y 어드레스 디코더에 의하여 셀블럭과 동시에 활성화되어 리페어 회로의 구조가 간편하게 되고 이로 인해 리페어 회로 설치로 인한 반도체 메모리 장치의 점유 면적을 크게 경감시킬 수 있다는 효과가 있다.

Claims (2)

1. 특정 워드라인이 활성화될 때 데이터를 비트라인으로 전송하는 칼럼셀 어레이를 가지는 셀블럭과;

   고장시 셀 블록의 비트라인을 치환할 수 있도록 칼럼 셀 어레이를 여분으로 만든 리던던트 칼럼 블록과;

   고장이 발생한 비트라인 정보를 ROM 형태로 저장하고 외부로부터의 Y 선택정보 입력시 이를 내장한 비트라인 정보와 비교하여 노말 비트라인과 리던던트 비트라인 중 어느 하나를 사용하는지를 선택하여주는 선택신호를 발생하는 주는 IO 라인 디코더부와;

   IO 라인 디코더로부터의 선택신호를 입력받아 고장상태 여부에 따라 노말 비트라인과 리던던트 비트라인 중의 어느 하나를 스위칭시켜 IO 라인에 연결하고, 리페어시 그 비트라인에 연결된 IO 라인만을 치환하도록 리던던트 칼럼 블록 내의 리던던트 비트라인과 고장난 셀블럭의 노말 비트라인이 상기 IO라인에 1:1에 치환하는 IO 코딩블럭과;

   외부로부터 엑세스하고자 하는 Y 어드레스 신호를 입력받아 특정 비트라인을 선택하도록 Y 어드레스 디코더에 신호를 공급하는 Y 어드레스 프리디코더와;

   상기 Y 어드레스 프리디코더의 출력을 입력받아 특정 비트라인이 선택되도록 노말 비트라인과 리던던트 비트라인을 활성화하는 Y 어드레스 디코더를 구비함을 특징으로 하는 반도체 메모리 장치의 칼럼 리페어 회로.
2. 제 1 항에 있어서,

   상기 셀 블록의 비트라인과, 상기 리던던트 칼럼 블록의 리던던트 비트라인은 상기 Y 어드레스 디코더에 의해 동시에 활성화되도록 구성됨을 특징으로 하는 반도체 메모리 장치의 칼럼 리페어 회로.