JPS6112043A - マスタ−スライス型ゲ−トアレイ装置 - Google Patents
マスタ−スライス型ゲ−トアレイ装置Info
- Publication number
- JPS6112043A JPS6112043A JP13233684A JP13233684A JPS6112043A JP S6112043 A JPS6112043 A JP S6112043A JP 13233684 A JP13233684 A JP 13233684A JP 13233684 A JP13233684 A JP 13233684A JP S6112043 A JPS6112043 A JP S6112043A
- Authority
- JP
- Japan
- Prior art keywords
- input
- cell
- channel mos
- mos transistors
- gate array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明はマスタースライス型ゲートアレイ装置、特に
０ＭＯ８型のゲートアレイ装置に関する。
０ＭＯ８型のゲートアレイ装置に関する。
［発明の技術的前ＩＩ］ ’
０ＭＯ８型のマスタースライス型ゲートアレイ装置（以
下単にゲートアレイと称する）は、例えば第３図に示す
ようにそれぞれ２個のＰチャネルＭＯＳトランジスタＱ
Ｐ１．ＱＰ２とＮチャネルＭＯＳトランジスタＱＮ１．
ＯＮ２とを組合わせたベーシックセル１０を１単位とし
、これを第４図のように半導体集積回路（ＩＣ）チップ
１１のＸ１Ｙ軸上に一定の間隔をおいて規則正しく並べ
、各ベーシックセル１０間の列方向に配線用スペースを
設け、これらベーシックセル１０の集合体の周囲に入出
力兼用セル（以下Ｉ１０セルと称する）１２を配列する
ことによって構成されている。また、上記Ｉ１０セル１
２内には入出力バッド１３がそれぞれ設けられている。
下単にゲートアレイと称する）は、例えば第３図に示す
ようにそれぞれ２個のＰチャネルＭＯＳトランジスタＱ
Ｐ１．ＱＰ２とＮチャネルＭＯＳトランジスタＱＮ１．
ＯＮ２とを組合わせたベーシックセル１０を１単位とし
、これを第４図のように半導体集積回路（ＩＣ）チップ
１１のＸ１Ｙ軸上に一定の間隔をおいて規則正しく並べ
、各ベーシックセル１０間の列方向に配線用スペースを
設け、これらベーシックセル１０の集合体の周囲に入出
力兼用セル（以下Ｉ１０セルと称する）１２を配列する
ことによって構成されている。また、上記Ｉ１０セル１
２内には入出力バッド１３がそれぞれ設けられている。
ゲートアレイは、このように構成された半導体集積回路
チップ１１に対して例えばアルミニュームなどによる多
層配線を施すことにより任意の論理機能を持つ集積回路
を形成するものであり、少量多品種の集積回路を製作す
る際にその製作時間の大幅な短縮を可能にしている。
チップ１１に対して例えばアルミニュームなどによる多
層配線を施すことにより任意の論理機能を持つ集積回路
を形成するものであり、少量多品種の集積回路を製作す
る際にその製作時間の大幅な短縮を可能にしている。
第５図は上記Ｉ１０セル１２の従来の構成を示す配置図
である。上記入出力パッド１゛３は例えばアルミニュー
ムなどで構成されている。このＩ１０セル１２には上記
入出力バッド１３の他に、入力保護のための抵抗１４お
よびダイオード１５やそれぞれいくつかのＰチャネルＭ
ＯＳトランジスタ１６およびＮチャネルＭｏＳトランジ
スタ１７が設けられている。
である。上記入出力パッド１゛３は例えばアルミニュー
ムなどで構成されている。このＩ１０セル１２には上記
入出力バッド１３の他に、入力保護のための抵抗１４お
よびダイオード１５やそれぞれいくつかのＰチャネルＭ
ＯＳトランジスタ１６およびＮチャネルＭｏＳトランジ
スタ１７が設けられている。
これらＭＯＳトランジスタ１６．１７は、外部信号を受
ける入力バッファや内部信号を外部に出力する出力バッ
フ７などを構成するために設けられている。すなわち、
従来、このＩ１０セル１２内には次に示す５つの目的の
ためにトランジスタなどの素子が設けられている。
ける入力バッファや内部信号を外部に出力する出力バッ
フ７などを構成するために設けられている。すなわち、
従来、このＩ１０セル１２内には次に示す５つの目的の
ためにトランジスタなどの素子が設けられている。
■入力保護回路を構成するため
■入力バッファを構成するため
■出力バッファを構成するため
■入出力パッドを入出力兼用で使用するときのトライス
テートゲートを構成するため ■内部信号のパワードライバーを構成するためこのうち
上記■から■の人出力バツファ、トライステートゲート
、パワードライバーではそれぞれ十分に大きな電流を流
す必要があるので、上記各トランジスタ１６．１７の素
子寸法すなわちチャネル幅Ｗおよびチャネル長りが前記
ベーシックセル１０内のトランジスタのそれよりも大き
くされている。
テートゲートを構成するため ■内部信号のパワードライバーを構成するためこのうち
上記■から■の人出力バツファ、トライステートゲート
、パワードライバーではそれぞれ十分に大きな電流を流
す必要があるので、上記各トランジスタ１６．１７の素
子寸法すなわちチャネル幅Ｗおよびチャネル長りが前記
ベーシックセル１０内のトランジスタのそれよりも大き
くされている。
［背景技術の問題点］
ところで、上記Ｉ１０セル１２内のＭＯＳトランジスタ
１６および１１の素子寸法が前記ベーシックセル１０内
のＭＯＳトランジスタのそれよりも大きくされているの
で、ベーシックセル１０を使用して構成される各種ゲー
トやフリップフロップなどの標準論理回路（以下マクロ
セルと称する）をこれらＭＯＳトランジスタ１６および
１７を用いて構成することはできない。こ°れはＩ１０
セル１２内のＭＯＳトランジスタとベーシックセル１０
内のＭＯＳトランジスタの特性が異なるからである。こ
のため、例えば第６図に示すように、入力バッド１３Ｉ
から入力された信号を入力バッファ２１を経由してフリ
ップフロップ２２に一旦保持させるような場合に、入力
バッファ２１はＩ１０セル１２内のトランジスタを用い
て構成することができるが、フリップフロップ２２はベ
ーシックセル１０内のトランジスタを用いて構成しなけ
ればならない。また、第７図に示すように、出力バッフ
ァ２３を経由して出力パッド１３０から信号を出力する
場合に出力バッファ２３はプリバッファとしてのインバ
ータ２４で駆動する必要があり、出力バッファ２３はＩ
１０セル１２内のトランジスタを用いて構成することが
できるが、インバータ２４はベーシックセル１０内のト
ランジスタを用いて構成しなければならない。このこと
は入力バッファ２１とフリップフロップ２２との間の配
線およびインバータ２４と出力バッファ２３との間の配
線がそれぞれ長くなることを意味し、これにより入出力
信号のセットアツプやホールド時間の算定が困難になり
、これによってその補償が困難になり所定の特性が得ら
れなくなるという不都合が生じる。
１６および１１の素子寸法が前記ベーシックセル１０内
のＭＯＳトランジスタのそれよりも大きくされているの
で、ベーシックセル１０を使用して構成される各種ゲー
トやフリップフロップなどの標準論理回路（以下マクロ
セルと称する）をこれらＭＯＳトランジスタ１６および
１７を用いて構成することはできない。こ°れはＩ１０
セル１２内のＭＯＳトランジスタとベーシックセル１０
内のＭＯＳトランジスタの特性が異なるからである。こ
のため、例えば第６図に示すように、入力バッド１３Ｉ
から入力された信号を入力バッファ２１を経由してフリ
ップフロップ２２に一旦保持させるような場合に、入力
バッファ２１はＩ１０セル１２内のトランジスタを用い
て構成することができるが、フリップフロップ２２はベ
ーシックセル１０内のトランジスタを用いて構成しなけ
ればならない。また、第７図に示すように、出力バッフ
ァ２３を経由して出力パッド１３０から信号を出力する
場合に出力バッファ２３はプリバッファとしてのインバ
ータ２４で駆動する必要があり、出力バッファ２３はＩ
１０セル１２内のトランジスタを用いて構成することが
できるが、インバータ２４はベーシックセル１０内のト
ランジスタを用いて構成しなければならない。このこと
は入力バッファ２１とフリップフロップ２２との間の配
線およびインバータ２４と出力バッファ２３との間の配
線がそれぞれ長くなることを意味し、これにより入出力
信号のセットアツプやホールド時間の算定が困難になり
、これによってその補償が困難になり所定の特性が得ら
れなくなるという不都合が生じる。
さらにＩ１０セル１２内のＭＯＳトランジスタは上記゛
のように人出力バツフ７など特殊な回路を構成する目的
で設けられており、このＭＯＳトランジスタでマクロセ
ルを構成することができないので、素子の使用効率が低
くなるという不都合が生じる。
のように人出力バツフ７など特殊な回路を構成する目的
で設けられており、このＭＯＳトランジスタでマクロセ
ルを構成することができないので、素子の使用効率が低
くなるという不都合が生じる。
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
あり、その目的は所定の特性を得ることができるととも
に素子の使用効率を高くすることができるマスタースラ
イス型ゲートアレイ装置を提供することにある。
あり、その目的は所定の特性を得ることができるととも
に素子の使用効率を高くすることができるマスタースラ
イス型ゲートアレイ装置を提供することにある。
［発明の概要］
上記目的を達成するためこの発明にあっては、半導体チ
ップの周辺部に設けられている複数の各入出力セル部内
に、ベーシックセル部内に設けられているＭｏＳトラン
ジスタと素子寸法が等価なＭＯＳトランジスタを設ける
ようにしている。
ップの周辺部に設けられている複数の各入出力セル部内
に、ベーシックセル部内に設けられているＭｏＳトラン
ジスタと素子寸法が等価なＭＯＳトランジスタを設ける
ようにしている。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係るマスタースライス型ゲートアレ
イ装置の一実施例による１つのＩ１０セルの構成を示す
配置図である。この実施例の■１０セルには従来と同様
に、例えばアルミニュームなどで構成されている入出力
パッド１３、入力保護のための抵抗１４およびダイオー
ド１５、前記人出力バッフ７などを構成するためのそれ
ぞれ複数個のＰチャネルＭＯＳトランジスタ１６および
ＮチャネルＭＯＳトランジスタ１７が設けられていると
ともに、前記ベーシックセル１０内に設けられているＰ
チャネルＭＯＳトランジスタＱＰＩ、ＱＰ２およびＮチ
ャネルＭＯＳトランジスタＱＮ１．ＯＮ２それぞれと素
子寸法が、すなわちチャネル幅Ｗおよびチャネル長りが
等しく設定されているそれぞれ複数個のＰチャネルＭＯ
Ｓトランジスタ３１およびＮチャネルＭＯＳトランジス
タ３２が新たに設けられている。なお、上記トランジス
タ１６および１７のチャネル幅Ｗおよびチャネル長りは
トランジスタＱＰ１．ＱＰ２およびトランジスタＱＮ１
．ＯＮ２のそれよりも十分に大きく設定されている。
イ装置の一実施例による１つのＩ１０セルの構成を示す
配置図である。この実施例の■１０セルには従来と同様
に、例えばアルミニュームなどで構成されている入出力
パッド１３、入力保護のための抵抗１４およびダイオー
ド１５、前記人出力バッフ７などを構成するためのそれ
ぞれ複数個のＰチャネルＭＯＳトランジスタ１６および
ＮチャネルＭＯＳトランジスタ１７が設けられていると
ともに、前記ベーシックセル１０内に設けられているＰ
チャネルＭＯＳトランジスタＱＰＩ、ＱＰ２およびＮチ
ャネルＭＯＳトランジスタＱＮ１．ＯＮ２それぞれと素
子寸法が、すなわちチャネル幅Ｗおよびチャネル長りが
等しく設定されているそれぞれ複数個のＰチャネルＭＯ
Ｓトランジスタ３１およびＮチャネルＭＯＳトランジス
タ３２が新たに設けられている。なお、上記トランジス
タ１６および１７のチャネル幅Ｗおよびチャネル長りは
トランジスタＱＰ１．ＱＰ２およびトランジスタＱＮ１
．ＯＮ２のそれよりも十分に大きく設定されている。
すなわち、この実施例によるゲートアレイでは、ベーシ
ックセル内に設けられ、マクロセルを構成するためのＭ
ＯＳトランジスタと同一寸法のＭＯＳトランジスタをＩ
１０セル内に新たに追加するようにしたものである。
ックセル内に設けられ、マクロセルを構成するためのＭ
ＯＳトランジスタと同一寸法のＭＯＳトランジスタをＩ
１０セル内に新たに追加するようにしたものである。
このようにＩ１０セルを構成することにより、従廠、前
記第６図および第７図の場合のようにベーシックセルで
構成せざるを得なかったフリップ７０ツブ２２およびイ
ンバータ２４を、Ｉ１０セル内の上記ＰチャネルＭＯＳ
トランジスタ３１およびＮチャネルＭＯＳトランジスタ
３２で構成することができる。このため、前記入力バッ
ファ２１と７リツプ７０ツブ２２との間の配線およびイ
ンバータ２４と出力バッファ２３との間の配線をそれぞ
れ一定の長さにすることができ、これにより前記のよう
な入出力信号のセットアツプやホールドｉｚの算定が容
易に行なえ、これによってその補償も容易となり、所定
の特性を得ることが可能になる。
記第６図および第７図の場合のようにベーシックセルで
構成せざるを得なかったフリップ７０ツブ２２およびイ
ンバータ２４を、Ｉ１０セル内の上記ＰチャネルＭＯＳ
トランジスタ３１およびＮチャネルＭＯＳトランジスタ
３２で構成することができる。このため、前記入力バッ
ファ２１と７リツプ７０ツブ２２との間の配線およびイ
ンバータ２４と出力バッファ２３との間の配線をそれぞ
れ一定の長さにすることができ、これにより前記のよう
な入出力信号のセットアツプやホールドｉｚの算定が容
易に行なえ、これによってその補償も容易となり、所定
の特性を得ることが可能になる。
しかもＩ１０セル内に設けられている上記ＰチャネルＭ
ｏＳトランジスタ３１およびＮチャネルＭＯＳトランジ
スタ３２をベーシックセルとして用いてマクロセルを構
成することもできるので、素子の使用効率を従来よりも
高くすることができる。
ｏＳトランジスタ３１およびＮチャネルＭＯＳトランジ
スタ３２をベーシックセルとして用いてマクロセルを構
成することもできるので、素子の使用効率を従来よりも
高くすることができる。
さらにＩ１０セル内に設けられている上記ＰチャネルＭ
ＯＳトランジスタ３１およびＮチャネルＭＯＳトランジ
スタ３２を用いて、論理状態のテストを簡単化するため
のテスト回路を内部のベーシックセル１０とは無関係に
構成することができるという効果も得ることができる。
ＯＳトランジスタ３１およびＮチャネルＭＯＳトランジ
スタ３２を用いて、論理状態のテストを簡単化するため
のテスト回路を内部のベーシックセル１０とは無関係に
構成することができるという効果も得ることができる。
ところで上記第１図のような構成のＩ１０セルにおいて
、ＰチャネルＭＯＳトランジスタ３１およびＮチャネル
ＭＯＳトランジスタ３２の配列方法は種々考えられるが
、例えば第２図のように配列すれば効果的である。すな
わち、第２図において４１はそれぞれＩ１０セルであり
、４２は入出力パッド、４３は前記入力保護のための抵
抗１４およびダイオード１５、前記人出力バツフ１など
を構成するためのそれぞれ複数個のＰチャネルＭＯＳト
ランジスタ１６およびＮチャネルＭＯＳトランジスタ１
７が設けられているＩ１０セル群、４４は前記複数個の
Ｐチ￥ネルＭＯＳトランジスタ３１およびＮチャネルＭ
ＯＳトランジスタ３２が設けられているベーシックセル
群である。ここで上記トランジスタ３１および３２の配
列からなるベーシックセル群４４相互間には、上記Ｉ１
０セル群４３とベーシックセル１０との接続を図る配線
を形成するための所定間隔が設けられている。このよ・
うな配列にすれば、ベーシックセル群４４を隙間なく配
列する場合に比較して上記配線の形成が容易となる。
、ＰチャネルＭＯＳトランジスタ３１およびＮチャネル
ＭＯＳトランジスタ３２の配列方法は種々考えられるが
、例えば第２図のように配列すれば効果的である。すな
わち、第２図において４１はそれぞれＩ１０セルであり
、４２は入出力パッド、４３は前記入力保護のための抵
抗１４およびダイオード１５、前記人出力バツフ１など
を構成するためのそれぞれ複数個のＰチャネルＭＯＳト
ランジスタ１６およびＮチャネルＭＯＳトランジスタ１
７が設けられているＩ１０セル群、４４は前記複数個の
Ｐチ￥ネルＭＯＳトランジスタ３１およびＮチャネルＭ
ＯＳトランジスタ３２が設けられているベーシックセル
群である。ここで上記トランジスタ３１および３２の配
列からなるベーシックセル群４４相互間には、上記Ｉ１
０セル群４３とベーシックセル１０との接続を図る配線
を形成するための所定間隔が設けられている。このよ・
うな配列にすれば、ベーシックセル群４４を隙間なく配
列する場合に比較して上記配線の形成が容易となる。
［発明の効果］
以上説明したようにこの発明によれば、半導体チップの
周辺部に設けられている複数の各入出力セル部内に、ベ
ーシックセル部内に設けられているＭＯＳトランジスタ
と素子寸法が等価なＭＯＳトランジスタを設けるように
したので、所定の特性を得ることができるとともに素子
の使用効率を高くすることができるマスタースライス型
ゲートアレイ装置を提供することができる。
周辺部に設けられている複数の各入出力セル部内に、ベ
ーシックセル部内に設けられているＭＯＳトランジスタ
と素子寸法が等価なＭＯＳトランジスタを設けるように
したので、所定の特性を得ることができるとともに素子
の使用効率を高くすることができるマスタースライス型
ゲートアレイ装置を提供することができる。
第１図はこの発明に係るマスタースライス型ゲートアレ
イ装置の一実施例による１つのＩ１０セルの構成を示す
配置図、第２図は上記Ｉ１０セル内のベーシックセル群
の配列状態を示す図、第３図はマスタースライス型ゲー
トアレイ装置のベーシックセルの回路図、第４図は一般
的なマスタースライス型ゲートアレイ装置の構成図、第
５図は従来のＩ１０セルの構成を示す配置図、第６図お
よび第７図はそれぞれ従来のマスタースライス型ゲート
アレイ装置を説明するための回路図である。 １０・・・ベーシックセル、１１・・・半導体チップ、
１２゜４１・・・入出力兼用セル（Ｉ１０セル） 、１
３．４２・・・入出力パッド、３１・・・ＰチャネルＭ
ｏＳトランジスタ、３２・・・ＮチャネルＭＯＳトラン
ジスタ、４３・・・Ｉ１０セル群、４４・・・ベーシッ
クセル群。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 第４図 第５図 第６図 第７図
イ装置の一実施例による１つのＩ１０セルの構成を示す
配置図、第２図は上記Ｉ１０セル内のベーシックセル群
の配列状態を示す図、第３図はマスタースライス型ゲー
トアレイ装置のベーシックセルの回路図、第４図は一般
的なマスタースライス型ゲートアレイ装置の構成図、第
５図は従来のＩ１０セルの構成を示す配置図、第６図お
よび第７図はそれぞれ従来のマスタースライス型ゲート
アレイ装置を説明するための回路図である。 １０・・・ベーシックセル、１１・・・半導体チップ、
１２゜４１・・・入出力兼用セル（Ｉ１０セル） 、１
３．４２・・・入出力パッド、３１・・・ＰチャネルＭ
ｏＳトランジスタ、３２・・・ＮチャネルＭＯＳトラン
ジスタ、４３・・・Ｉ１０セル群、４４・・・ベーシッ
クセル群。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 第４図 第５図 第６図 第７図
Claims (2)
- （１）半導体チップ上に配設され、それぞれ少なくとも
１つのＭＯＳトランジスタからなる複数のベーシックセ
ル部と、上記半導体チップの周辺部にそれぞれ配設され
、少なくとも入出力パッド、上記ベーシックセル部内の
ＭＯＳトランジスタと素子寸法が等価なＭＯＳトランジ
スタを有する複数の入出力セル部とを具備したことを特
徴とするマスタースライス型ゲートアレイ装置。 - （２）前記各入出力セル部内で前記ＭＯＳトランジスタ
がそれぞれ複数個配列して設けられており、入出力セル
部のＭＯＳトランジスタ配列相互間には配線を形成する
ための所定間隔が設けられている特許請求の範囲第１項
に記載のマスタースライス型ゲートアレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13233684A JPS6112043A (ja) | 1984-06-27 | 1984-06-27 | マスタ−スライス型ゲ−トアレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13233684A JPS6112043A (ja) | 1984-06-27 | 1984-06-27 | マスタ−スライス型ゲ−トアレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6112043A true JPS6112043A (ja) | 1986-01-20 |
Family
ID=15078943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13233684A Pending JPS6112043A (ja) | 1984-06-27 | 1984-06-27 | マスタ−スライス型ゲ−トアレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6112043A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03209853A (ja) * | 1990-01-12 | 1991-09-12 | Nec Corp | 半導体集積回路 |
| US6208494B1 (en) | 1998-04-20 | 2001-03-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device including electrostatic protection circuit accommodating drive by plurality of power supplies and effectively removing various types of surge |
-
1984
- 1984-06-27 JP JP13233684A patent/JPS6112043A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03209853A (ja) * | 1990-01-12 | 1991-09-12 | Nec Corp | 半導体集積回路 |
| US6208494B1 (en) | 1998-04-20 | 2001-03-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device including electrostatic protection circuit accommodating drive by plurality of power supplies and effectively removing various types of surge |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4809029A (en) | Gate array large scale integrated circuit device | |
| JPH03165061A (ja) | 半導体集積回路装置 | |
| JPH05308136A (ja) | マスタスライス集積回路 | |
| JPH02263463A (ja) | 半導体集積回路 | |
| JP4510370B2 (ja) | 半導体集積回路装置 | |
| JPH02152254A (ja) | 半導体集積回路装置 | |
| JP3962441B2 (ja) | 半導体装置 | |
| JPS6112043A (ja) | マスタ−スライス型ゲ−トアレイ装置 | |
| KR100310116B1 (ko) | 반도체집적회로장치 | |
| JP2594541B2 (ja) | 半導体集積回路 | |
| KR100226084B1 (ko) | 반도체장치 | |
| JPS6290948A (ja) | 半導体集積回路装置 | |
| KR0129126B1 (ko) | 반도체 집적회로 장치 | |
| JPH0439785B2 (ja) | ||
| JP2752815B2 (ja) | 半導体集積回路装置 | |
| JPS58222573A (ja) | 半導体集積回路装置 | |
| JPH0786537A (ja) | 半導体装置およびその製造方法 | |
| JPH03203363A (ja) | 半導体装置 | |
| JPH0230163A (ja) | マスタスライス型半導体集積回路装置およびその製造方法 | |
| JPH058576B2 (ja) | ||
| JPH06232267A (ja) | 半導体集積回路装置の設計方法 | |
| JPH08186176A (ja) | 半導体集積回路装置 | |
| JPH0786534A (ja) | 半導体装置 | |
| JPS6320440U (ja) | ||
| JPH1012738A (ja) | 半導体集積回路装置 |