JPH1012738A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPH1012738A
JPH1012738A JP8159976A JP15997696A JPH1012738A JP H1012738 A JPH1012738 A JP H1012738A JP 8159976 A JP8159976 A JP 8159976A JP 15997696 A JP15997696 A JP 15997696A JP H1012738 A JPH1012738 A JP H1012738A
Authority
JP
Japan
Prior art keywords
input
output
blocks
output cell
capacity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP8159976A
Other languages
English (en)
Inventor
Akio Morita
晃生 森田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu VLSI Ltd
Fujitsu Ltd
Original Assignee
Fujitsu VLSI Ltd
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu VLSI Ltd, Fujitsu Ltd filed Critical Fujitsu VLSI Ltd
Priority to JP8159976A priority Critical patent/JPH1012738A/ja
Publication of JPH1012738A publication Critical patent/JPH1012738A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】半導体集積回路装置の入出力セルを効率よく作
成する。 【解決手段】半導体チップ１には複数のパッド２が所定
のピッチＬ1 をもって配置されている。半導体チップ１
には、各パッド２に対応し、かつ、入出力回路を形成す
るための素子を有する複数の入出力セル４が形成されて
いる。入出力セル４は、パッド２の最小ピッチＬ0 と同
一の幅を持ち、かつ、パッド２について予め定められた
最大電流を流すことができる最大駆動能力のＮ分の１
（Ｎは２以上の自然数）の能力を持つ複数のブロック５
により構成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
（ＩＣ）に係り、より詳しくはゲートアレイやエンベデ
ッドアレイなどのapplication specificＩＣ（ＡＳＩ
Ｃ）における入出力セルのレイアウトに関する。
【０００２】近年のＡＳＩＣは、大規模ゲートで多ピン
の要求もあれば、大規模ゲートでありながら少ピンでよ
いがチップサイズの小さくした低コスト化の要求もあ
る。入出力セルは、チップの周縁に沿うように配置され
る。そのため、多ピンのためには、入出力セルの配置方
向において短く、かつ、配置方向と直交する方向におい
て長い入出力セルを開発し、少ピンのためには、入出力
セルの配置方向において長く、かつ、配置方向と直交す
る方向において短い入出力セルを開発する必要がある。
しかも、入出力セルの開発期間を短縮する必要がある。
【０００３】
【従来の技術】図１５は従来のゲートアレイの一部を示
す。半導体チップ７１の周縁寄りには複数のボンディン
グパッド７２が所定のピッチＬ3 をもって配置されてい
る。パッドピッチＬ3 はボンディング装置またはプロー
ブ試験を行う試験装置の能力に基づいて決められる最小
の値である。
【０００４】半導体チップ７１の周縁に沿うように複数
の入出力セル７３が設けられている。各入出力セル７３
は、各ボンディングパッド７２に対応して設けられると
ともに、パッドピッチＬ3 と同一の幅を有する。各入出
力セル７３は入出力セルの配置方向と直交する方向に細
長く形成されており、各入出力セル７３にはボンディン
グパッド７２について予め定められた最大電流を流すこ
とができる複数個のｐＭＯＳトランジスタ及びｎＭＯＳ
トランジスタが配置されている。
【０００５】図１５に示す入出力セル７３を少ピン用に
使用するには、図１６に示すように、例えば、斜線で示
す入出力セル７３を１つ置きに未使用にする必要があ
る。ところが、入出力セル７３は入出力セル７３の配置
方向と直交する方向において細長く形成されているの
で、チップサイズを縮小化することはできない。
【０００６】図１７は従来の別のゲートアレイにおける
入出力セルを示す。このゲートアレイにおいては、半導
体チップ７５の周縁に沿うように複数のボンディングパ
ッド７６が所定のピッチＬ4 をもって配置されている。
パッドピッチＬ4 は図１５のゲートアレイにおけるパッ
ドピッチＬ3 よりも大きい。
【０００７】半導体チップ７５には複数の入出力セル７
７が設けられている。各入出力セル７７は、各ボンディ
ングパッド７６に対応して設けられるとともに、パッド
ピッチＬ4 と同一の幅を有する。各入出力セル７７は入
出力セルの配置方向に細長く形成されており、各入出力
セル７７にはボンディングパッド７６について予め定め
られた最大電流を流すことができる複数個のｐＭＯＳト
ランジスタ及びｎＭＯＳトランジスタが配置されてい
る。
【０００８】図１７に示す入出力セル７７を多ピン用に
使用するには、パッドピッチＬ4 が大き過ぎるため、多
ピンには向かない。
【０００９】
【発明が解決しようとする課題】従って、多ピン化の要
求に対しては、図１５に示すように入出力セルの配置方
向と直交する方向に細長い入出力セル７３を備えたゲー
トアレイを開発し、少ピン化の要求に対しては、図１７
に示すように入出力セルの配置方向に細長い入出力セル
７７を備えたゲートアレイを開発しなければならない。
しかも、少ピン化の要求には種々のパッドピッチがあ
り、サイズの異なる複数の入出力セル７７を開発する必
要がある。そのため、多ピン用の入出力セルのセルファ
ミリー、少ピン用の入出力セルのセルファミリー及び多
くの入出力セルの開発に時間を要し、開発期間を短縮で
きない。
【００１０】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、入出力セルを効率よく
作成できる半導体集積回路装置を提供することにある。
【００１１】
【課題を解決するための手段】図１は本発明の原理説明
図である。半導体チップ１には複数のパッド２が所定の
ピッチＬ1 をもって配置されている。半導体チップ１に
は、各パッド２に対応し、かつ、入出力回路を形成する
ための素子を有する複数の入出力セル４が形成されてい
る。入出力セル４は、パッド２の最小ピッチＬ0 と同一
の幅を持ち、かつ、パッド２について予め定められた最
大電流を流すことができる最大駆動能力のＮ分の１（Ｎ
は２以上の自然数）の能力を持つ複数のブロック５によ
り構成されている。
【００１２】（作用）各入出力セル４は複数のブロック
５により構成され、ブロック５の幅は多ピン化に対応で
きる最小ピッチＬ0 であり、ブロックは最大駆動能力の
Ｎ分の１の能力を持つ。そのため、ブロック５の配置個
数及び配置方向によって多ピン化、少ピン化に対応した
種々の入出力セルが作成され、ブロック５の情報を１つ
用意するだけで済む。
【００１３】
【発明の実施の形態】
［第１の実施の形態］以下、本発明を具体化した第１の
実施の形態を図２〜図５に従って説明する。
【００１４】図２はＡＳＩＣとしてのゲートアレイ１０
を示す。ゲートアレイ１０の半導体チップ１１の中央部
には内部セル領域１２が形成され、この内部セル領域１
２には種々の論理回路が配置される。
【００１５】図３に示すように、半導体チップ１１の周
縁寄りには複数のボンディングパッド１３が所定のピッ
チＬ2 をもって配置され、これらのボンディングパッド
１３は図示しないボンディングワイヤによってパッケー
ジに設けられた複数の入出力ピンと接続される。なお、
パッドピッチＬ2 はボンディング装置またはプローブ試
験を行う試験装置の能力に基づいて決められる最小の値
である。
【００１６】半導体チップ１１にはボンディングパッド
１３と内部セル領域１２との間に複数の入出力セル１５
からなる入出力セル領域１４が形成されている。各入出
力セル１５は、各ボンディングパッド１３に対応して設
けられるとともに、パッドピッチＬ2 と同一の幅を有す
る。図３に示すように、入出力セル１５は、パッドピッ
チＬ2 と同一の幅を有する同一サイズのＮ個（本形態で
は４個）のブロックＡ（Ａ１〜Ａ４）を入出力セル１５
の配置方向と直交する方向に配置して構成されている。
各ブロックＡの駆動電流は等しく、パッドについて予め
定められた最大電流を流すことができる最大駆動能力の
Ｎ分の１（本形態では４分の１）の能力を持つ。
【００１７】従って、入出力セル１５を用いて最大駆動
能力の４分の１以下の能力を持つ入出力回路を構成する
にはブロックＡ１のみを使用し、最大駆動能力の４分の
１を越え４分の２以下の能力を持つ入出力回路を構成す
るにはブロックＡ１，Ａ２を使用し、最大駆動能力の４
分の２を越え４分の３以下の能力を持つ入出力回路を構
成するにはブロックＡ１，Ａ２，Ａ３を使用し、最大駆
動能力の４分の３を越える能力を持つ入出力回路を構成
するにはすべてのブロックＡ１，Ａ２，Ａ３，Ａ４を使
用すればよい。
【００１８】図４はブロックＡの一例を示す。ブロック
Ａは各１つのｐＭＯＳトランジスタ１７及びｎＭＯＳト
ランジスタ１８を備える。ｐＭＯＳトランジスタ１７及
びｎＭＯＳトランジスタ１８のドレインは互いに接続さ
れ、ｐＭＯＳトランジスタ１７のソースは電源ＶDDに接
続され、ｎＭＯＳトランジスタ１８のソースは電源Ｖ SS
に接続されている。両トランジスタ１７，１８のゲート
は入力端子ＩＮに接続され、両トランジスタ１７，１８
のドレインは出力端子ＯＵＴに接続されている。
【００１９】図５は、入出力セル１５におけるすべての
ブロックＡ１〜Ａ４を用いて構成された入出力回路１９
を示す。入出力回路１９は、４つのブロックＡ１〜Ａ４
における各入力端子ＩＮ及び各出力端子ＯＵＴをＣＡＤ
装置によって自動配線した配線２０，２１によって接続
されている。
【００２０】さて、本実施の形態は、以下の効果があ
る。 （１）本形態の入出力セル１５は、複数のブロックＡ
（Ａ１〜Ａ４）を入出力セル１５の配置方向と直交する
方向に配置して構成されており、各ブロックＡの幅はボ
ンディングパッドの最小パッドピッチＬ2 であり、ブロ
ックＡは最大駆動能力のＮ分の１の能力を持つ。そのた
め、ブロックＡの情報を１つ用意するだけで済み、入出
力セル１５の幅方向（配置方向）の寸法の増加を防止で
き、多ピン化に対応した入出力セル１５を容易に作成す
ることができる。
【００２１】［第２の実施の形態］次に、第２の実施の
形態を図６，図７に従って説明する。なお、図３と同様
の構成については同一の符号を付して説明する。
【００２２】図７は別のゲートアレイ２５における入出
力セルを示す。半導体チップ２６の周縁よりには複数の
ボンディングパッド２７が最小パッドピッチＬ2 の２倍
のピッチ２・Ｌ2 をもって配置されている。
【００２３】入出力セル領域２８は複数の入出力セル２
９からなる。これらの入出力セル２９は各ボンディング
パッド２７に対応して設けられており、各入出力セル２
９はボンディングパッド２７の配置方向においてピッチ
２・Ｌ2 と同一の幅を有する。各入出力セル２９は、前
記ブロックＡ（Ａ１〜Ａ４）を入出力セル２９の配置方
向と直交する方向において２段に配置して構成されてい
る。
【００２４】従って、入出力セル２９を用いて最大駆動
能力の４分の１以下の能力を持つ入出力回路を構成する
にはブロックＡ１のみを使用し、最大駆動能力の４分の
１を越え４分の２以下の能力を持つ入出力回路を構成す
るにはブロックＡ１，Ａ２を使用し、最大駆動能力の４
分の２を越え４分の３以下の能力を持つ入出力回路を構
成するにはブロックＡ１，Ａ２，Ａ３を使用し、最大駆
動能力の４分の３を越える能力を持つ入出力回路を構成
するにはすべてのブロックＡ１，Ａ２，Ａ３，Ａ４を使
用すればよい。
【００２５】図７は、入出力セル２９におけるすべての
ブロックブロックＡ１〜Ａ４を用いて構成された入出力
回路３０を示す。入出力回路３０は、４つのブロックＡ
１〜Ａ４における各入力端子ＩＮ及び各出力端子ＯＵＴ
をＣＡＤ装置によって自動配線した配線３１，３２によ
って接続されている。
【００２６】さて、本実施の形態は、以下の効果があ
る。 （１）本形態の入出力セル２９は、複数のブロックＡ
（Ａ１〜Ａ４）を入出力セル２９の配置方向と直交する
方向において２段に配置して構成されており、各ブロッ
クＡの幅はボンディングパッドの最小パッドピッチＬ2
であり、ブロックＡは最大駆動能力のＮ分の１の能力を
持つ。そのため、ブロックＡの情報を１つ用意するだけ
で済み、入出力セル２９の幅方向（配置方向）の寸法の
増加を防止でき、多ピン化と少ピン化の中間に対応した
入出力セル２９を容易に作成することができる。
【００２７】［第３の実施の形態］次に、第３の実施の
形態を図８，図９に従って説明する。なお、図３と同様
の構成については同一の符号を付して説明する。
【００２８】図８は別のゲートアレイ３５における入出
力セルを示す。半導体チップ３６の周縁よりには複数の
ボンディングパッド３７が最小パッドピッチＬ2 の４倍
のピッチ４・Ｌ2 をもって配置されている。
【００２９】入出力セル領域３８は複数の入出力セル３
９からなる。これらの入出力セル３９は各ボンディング
パッド３７に対応して設けられており、各入出力セル３
９はボンディングパッド３７の配置方向においてピッチ
４・Ｌ2 と同一の幅を有する。各入出力セル３９は、前
記ブロックＡ（Ａ１〜Ａ４）を入出力セル３９の配置方
向に配置して構成されている。
【００３０】従って、入出力セル３９を用いて最大駆動
能力の４分の１以下の能力を持つ入出力回路を構成する
にはブロックＡ１のみを使用し、最大駆動能力の４分の
１を越え４分の２以下の能力を持つ入出力回路を構成す
るにはブロックＡ１，Ａ２を使用し、最大駆動能力の４
分の２を越え４分の３以下の能力を持つ入出力回路を構
成するにはブロックＡ１，Ａ２，Ａ３を使用し、最大駆
動能力の４分の３を越える能力を持つ入出力回路を構成
するにはすべてのブロックＡ１，Ａ２，Ａ３，Ａ４を使
用すればよい。
【００３１】図９は、入出力セル３９におけるすべての
ブロックブロックＡ１〜Ａ４を用いて構成された入出力
回路４０を示す。入出力回路４０は、４つのブロックＡ
１〜Ａ４における各入力端子ＩＮ及び各出力端子ＯＵＴ
をＣＡＤ装置によって自動配線した配線４１，４２によ
って接続されている。
【００３２】さて、本実施の形態は、以下の効果があ
る。 （１）本形態の入出力セル３９は、複数のブロックＡ
（Ａ１〜Ａ４）を入出力セル３９の配置方向に配置して
構成されており、各ブロックＡの幅はボンディングパッ
ドの最小パッドピッチＬ2 であり、ブロックＡは最大駆
動能力のＮ分の１の能力を持つ。そのため、ブロックＡ
の情報を１つ用意するだけで済み、少ピン化に対応した
入出力セル３９を容易に作成することができる。また、
入出力セル３９の高さ方向（配置方向と直交する方向）
の寸法の増加を防止でき、チップサイズを縮小すること
ができる。
【００３３】［第４の実施の形態］次に、本発明の第４
の実施の形態を図１０に従って説明する。図１０は別の
ゲートアレイ４５における入出力セルを示す。半導体チ
ップ４６の周縁よりには複数のボンディングパッド４７
が最小パッドピッチＬ2 をもって配置されている。
【００３４】入出力セル領域４８は複数の入出力セル４
９からなる。これらの入出力セル４９は各ボンディング
パッド４７に対応して設けられており、各入出力セル４
９はボンディングパッド４７の配置方向においてパッド
ピッチＬ2 と同一の幅を有する。入出力セル４９は、パ
ッドピッチＬ2 と同一の幅を有する同一サイズのＮ個
（本形態では３個）のブロックＢ（Ｂ１〜Ｂ３）を入出
力セル４９の配置方向と直交する方向に配置して構成さ
れている。各ブロックＢの駆動電流は等しく、パッドに
ついて予め定められた最大電流を流すことができる最大
駆動能力のＮ分の１（本形態では３分の１）の能力を持
つ。
【００３５】従って、入出力セル４９を用いて最大駆動
能力の３分の１以下の能力を持つ入出力回路を構成する
にはブロックＢ１のみを使用し、最大駆動能力の３分の
１を越え３分の２以下の能力を持つ入出力回路を構成す
るにはブロックＢ１，Ｂ２を使用し、最大駆動能力の３
分の２を越える能力を持つ入出力回路を構成するにはす
べてのブロックＢ１，Ｂ２，Ｂ３を使用すればよい。
【００３６】さて、本実施の形態の入出力セル４９は、
複数のブロックＢ（Ｂ１〜Ｂ３）を入出力セル４９の配
置方向と直交する方向に配置して構成されており、各ブ
ロックＢの幅はボンディングパッドの最小パッドピッチ
Ｌ2 であり、ブロックＢは最大駆動能力のＮ分の１の能
力を持つ。そのため、ブロックＢの情報を１つ用意する
だけで済み、入出力セル４９の幅方向（配置方向）の寸
法の増加を防止でき、多ピン化に対応した入出力セル４
９を容易に作成することができる。
【００３７】［第５の実施の形態］次に、本発明の第５
の実施の形態を図１１に従って説明する。なお、図１０
と同様の構成については同一の符号を付して説明する。
【００３８】図１１は別のゲートアレイ５０における入
出力セルを示す。半導体チップ５１の周縁よりには複数
のボンディングパッド５２が最小パッドピッチＬ2 の３
倍のピッチ３・Ｌ2 をもって配置されている。
【００３９】入出力セル領域５３は複数の入出力セル５
４からなる。これらの入出力セル５４は各ボンディング
パッド５２に対応して設けられており、各入出力セル５
４はボンディングパッド５２の配置方向においてパッド
ピッチ３・Ｌ2 と同一の幅を有する。各入出力セル５４
は、前記ブロックＢ（Ｂ１〜Ｂ３）を入出力セル５４の
配置方向に配置して構成されている。
【００４０】従って、入出力セル５４を用いて最大駆動
能力の３分の１以下の能力を持つ入出力回路を構成する
にはブロックＢ１のみを使用し、最大駆動能力の３分の
１を越え３分の２以下の能力を持つ入出力回路を構成す
るにはブロックＢ１，Ｂ２を使用し、最大駆動能力の３
分の２を越える能力を持つ入出力回路を構成するにはす
べてのブロックＢ１，Ｂ２，Ｂ３を使用すればよい。
【００４１】さて、本実施の形態の入出力セル５４は、
複数のブロックＢ（Ｂ１〜Ｂ３）を入出力セル５４の配
置方向に配置して構成されており、各ブロックＢの幅は
ボンディングパッドの最小パッドピッチＬ2 であり、ブ
ロックＢは最大駆動能力のＮ分の１の能力を持つ。その
ため、ブロックＢの情報を１つ用意するだけで済み、少
ピン化に対応した入出力セル５４を容易に作成すること
ができる。また、入出力セル５４の高さ方向（配置方向
と直交する方向）の寸法の増加を防止でき、チップサイ
ズを縮小することができる。
【００４２】［第６の実施の形態］次に、本発明の第６
の実施の形態を図１２に従って説明する。図１２は別の
ゲートアレイ５５における入出力セルを示す。半導体チ
ップ５６の周縁よりには複数のボンディングパッド５７
が最小パッドピッチＬ2 をもって配置されている。
【００４３】入出力セル領域５８は複数の入出力セル５
９からなる。これらの入出力セル５９は各ボンディング
パッド５７に対応して設けられており、各入出力セル５
９はボンディングパッド５７の配置方向においてパッド
ピッチＬ2 と同一の幅を有する。入出力セル５９は、パ
ッドピッチＬ2 の２分の１の幅Ｌ2 ／２を有する同一サ
イズのＮ個（本形態では６個）のブロックＣ（Ｃ１〜Ｃ
６）を入出力セル５９の配置方向と直交する方向に３段
配置して構成されている。各ブロックＣの駆動電流は等
しく、パッドについて予め定められた最大電流を流すこ
とができる最大駆動能力のＮ分の１（本形態では６分の
１）の能力を持つ。
【００４４】従って、入出力セル５９を用いて最大駆動
能力の３分の１以下の能力を持つ入出力回路を構成する
にはブロックＣ１，Ｃ２を使用し、最大駆動能力の３分
の１を越え３分の２以下の能力を持つ入出力回路を構成
するにはブロックＣ１，Ｃ２，Ｃ３，Ｃ４を使用し、最
大駆動能力の３分の２を越える能力を持つ入出力回路を
構成するにはすべてのブロックＣ１，Ｃ２，Ｃ３，Ｃ
４，Ｃ５，Ｃ６を使用すればよい。
【００４５】さて、本実施の形態の入出力セル５９は、
複数のブロックＣ（Ｃ１〜Ｃ６）を入出力セル５９の配
置方向と直交する方向に３段配置して構成されており、
各ブロックＣの幅はボンディングパッドの最小パッドピ
ッチＬ2 の２分の１であり、ブロックＣは最大駆動能力
のＮ分の１の能力を持つ。そのため、ブロックＣの情報
を１つ用意するだけで済み、入出力セル５９の幅方向
（配置方向）の寸法の増加を防止でき、多ピン化に対応
した入出力セル５９を容易に作成することができる。
【００４６】［第７の実施の形態］次に、第７の実施の
形態を図１３に従って説明する。なお、図１２と同様の
構成については同一の符号を付して説明する。
【００４７】図１３は別のゲートアレイ６０における入
出力セルを示す。半導体チップ６１の周縁よりには複数
のボンディングパッド６２が最小パッドピッチＬ2 の３
／２倍のピッチ３・Ｌ2 ／２をもって配置されている。
【００４８】入出力セル領域６３は複数の入出力セル６
４からなる。これらの入出力セル６４は各ボンディング
パッド６２に対応して設けられており、各入出力セル６
４はボンディングパッド６２の配置方向においてピッチ
３・Ｌ2 ／２と同一の幅を有する。各入出力セル６４
は、前記ブロックＣ（Ｃ１〜Ｃ６）を入出力セル６４の
配置方向と直交する方向において２段に配置して構成さ
れている。
【００４９】従って、入出力セル６４を用いて最大駆動
能力の３分の１以下の能力を持つ入出力回路を構成する
にはブロックＣ１，Ｃ４を使用し、最大駆動能力の３分
の１を越え３分の２以下の能力を持つ入出力回路を構成
するにはブロックＣ１，Ｃ２，Ｃ４，Ｃ５を使用し、最
大駆動能力の３分の２を越える能力を持つ入出力回路を
構成するにはすべてのブロックＣ１，Ｃ２，Ｃ３，Ｃ
４，Ｃ５，Ｃ６を使用すればよい。
【００５０】さて、本実施の形態の入出力セル６４は、
複数のブロックＣ（Ｃ１〜Ｃ６）を入出力セル６４の配
置方向と直交する方向において２段に配置して構成され
ており、各ブロックＣの幅はボンディングパッドの最小
パッドピッチＬ2 の２分の１であり、ブロックＣは最大
駆動能力のＮ分の１の能力を持つ。そのため、ブロック
Ｃの情報を１つ用意するだけで済み、入出力セル６４の
幅方向（配置方向）の寸法の増加を防止でき、多ピン化
と少ピン化の中間に対応した入出力セル６４を容易に作
成することができる。
【００５１】［第８の実施の形態］次に、第８の実施の
形態を図１４に従って説明する。なお、図１２と同様の
構成については同一の符号を付して説明する。
【００５２】図１４は別のゲートアレイ６５における入
出力セルを示す。半導体チップ６６の周縁よりには複数
のボンディングパッド６７が最小パッドピッチＬ2 の３
倍のピッチ３・Ｌ2 をもって配置されている。
【００５３】入出力セル領域６８は複数の入出力セル６
９からなる。これらの入出力セル６９は各ボンディング
パッド６７に対応して設けられており、各入出力セル６
９はボンディングパッド６７の配置方向においてピッチ
３・Ｌ2 と同一の幅を有する。各入出力セル６９は、前
記ブロックＣ（Ｃ１〜Ｃ６）を入出力セル６９の配置方
向に配置して構成されている。
【００５４】従って、入出力セル６９を用いて最大駆動
能力の３分の１以下の能力を持つ入出力回路を構成する
にはブロックＣ１，Ｃ２を使用し、最大駆動能力の３分
の１を越え３分の２以下の能力を持つ入出力回路を構成
するにはブロックＣ１，Ｃ２，Ｃ３，Ｃ４を使用し、最
大駆動能力の３分の２を越える能力を持つ入出力回路を
構成するにはすべてのブロックＣ１，Ｃ２，Ｃ３，Ｃ
４，Ｃ５，Ｃ６を使用すればよい。
【００５５】さて、本実施の形態の入出力セル６９は、
複数のブロックＣ（Ｃ１〜Ｃ６）を入出力セル６９の配
置方向に配置して構成されており、各ブロックＣの幅は
ボンディングパッドの最小パッドピッチＬ2 の２分の１
であり、ブロックＣは最大駆動能力のＮ分の１の能力を
持つ。そのため、ブロックＣの情報を１つ用意するだけ
で済み、少ピン化に対応した入出力セル６９を容易に作
成することができる。また、入出力セル６９の高さ方向
（配置方向と直交する方向）の寸法の増加を防止でき、
チップサイズを縮小することができる。
【００５６】なお、本発明は次のように任意に変更して
具体化することも可能である。 （１）上記各形態ではゲートアレイに具体化したが、Ｒ
ＯＭ、ＲＡＭ又は乗算器等のマクロを搭載したエンベデ
ッドアレイ等のＡＳＩＣに具体化してもよい。この場合
にも、上記形態と同様の効果がある。
【００５７】
【発明の効果】以上詳述したように、本発明によれば、
入出力セルを効率よく作成することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図
【図２】第１の形態のゲートアレイを示すレイアウト図
【図３】入出力セルを示す平面図
【図４】ブロックの詳細を示す説明図
【図５】入出力回路の構成例を示す説明図
【図６】第２の形態の入出力セルを示す平面図
【図７】入出力回路の構成例を示す説明図
【図８】第３の形態の入出力セルを示す平面図
【図９】入出力回路の構成例を示す説明図
【図１０】第４の形態の入出力セルを示す平面図
【図１１】第５の形態の入出力セルを示す平面図
【図１２】第６の形態の入出力セルを示す平面図
【図１３】第７の形態の入出力セルを示す平面図
【図１４】第８の形態の入出力セルを示す平面図
【図１５】従来のゲートアレイの一部を示すレイアウト
図
【図１６】入出力セルの少ピン化における問題を示す説
明図
【図１７】従来の別の入出力セルを示す平面図
【符号の説明】
２ パッド ５ ブロック Ｌ0 最小パッドピッチ Ｌ1 パッドピッチ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 所定のピッチをもって配置された複数の
    パッドと、各パッドに対応して設けられ、かつ、入出力
    回路を形成するための素子を有する複数の入出力セルと
    を半導体チップに形成した半導体集積回路装置におい
    て、 前記入出力セルを、前記パッドの最小ピッチと同一の幅
    を持ち、かつ、前記パッドについて予め定められた最大
    電流を流すことができる最大駆動能力のＮ分の１（Ｎは
    ２以上の自然数）の能力を持つ複数のブロックにより構
    成した半導体集積回路装置。
  2. 【請求項２】 所定のピッチをもって配置された複数の
    パッドと、各パッドに対応して設けられ、かつ、入出力
    回路を形成するための素子を有する複数の入出力セルと
    を半導体チップに形成した半導体集積回路装置におい
    て、 前記入出力セルを、前記パッドの最小ピッチの２分の１
    の幅を持ち、かつ、前記パッドについて予め定められた
    最大電流を流すことができる最大駆動能力のＮ分の１
    （Ｎは２以上の自然数）の能力を持つ複数のブロックに
    より構成した半導体集積回路装置。
  3. 【請求項３】 前記複数のブロックを入出力セルの配置
    方向と直交する方向に配置して入出力セルを構成した請
    求項１又は２に記載の半導体集積回路装置。
  4. 【請求項４】 前記複数のブロックを入出力セルの配置
    方向に配置して入出力セルを構成した請求項１又は２に
    記載の半導体集積回路装置。
JP8159976A 1996-06-20 1996-06-20 半導体集積回路装置 Withdrawn JPH1012738A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8159976A JPH1012738A (ja) 1996-06-20 1996-06-20 半導体集積回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8159976A JPH1012738A (ja) 1996-06-20 1996-06-20 半導体集積回路装置

Publications (1)

Publication Number Publication Date
JPH1012738A true JPH1012738A (ja) 1998-01-16

Family

ID=15705293

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8159976A Withdrawn JPH1012738A (ja) 1996-06-20 1996-06-20 半導体集積回路装置

Country Status (1)

Country Link
JP (1) JPH1012738A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6446250B1 (en) * 2000-10-02 2002-09-03 Artisan Components, Inc. Input/output cell generator
JP2013089771A (ja) * 2011-10-18 2013-05-13 Renesas Electronics Corp 半導体集積回路装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6446250B1 (en) * 2000-10-02 2002-09-03 Artisan Components, Inc. Input/output cell generator
JP2013089771A (ja) * 2011-10-18 2013-05-13 Renesas Electronics Corp 半導体集積回路装置

Similar Documents

Publication Publication Date Title
JPH05308136A (ja) マスタスライス集積回路
JP4510370B2 (ja) 半導体集積回路装置
JPS59163837A (ja) 半導体集積回路
JPH1012738A (ja) 半導体集積回路装置
JPH07106521A (ja) セルベース設計半導体集積回路装置
KR100226084B1 (ko) 반도체장치
JPH08306791A (ja) 半導体集積回路装置
JPH08146095A (ja) 半導体装置
JP2740374B2 (ja) 半導体集積回路装置
JPS6112043A (ja) マスタ−スライス型ゲ−トアレイ装置
JP3501880B2 (ja) 半導体集積回路装置の製造方法および半導体ウエハ
JPS60257542A (ja) 半導体集積回路装置
JPS6223618A (ja) 論理集積回路
JPH0786534A (ja) 半導体装置
JPH07130972A (ja) 半導体集積回路装置
JPS6342419B2 (ja)
JPS62112420A (ja) 論理回路
JPH06311022A (ja) 半導体論理回路装置
JPH06232377A (ja) 半導体集積回路
JPS5844741A (ja) 半導体集積回路
JPH0821625B2 (ja) 半導体集積回路装置
JPH098227A (ja) 半導体集積回路装置
JPH06232267A (ja) 半導体集積回路装置の設計方法
JP2001156171A (ja) 半導体集積回路
JPS6320440U (ja)

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20030902