JPS60257542A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS60257542A JPS60257542A JP11299684A JP11299684A JPS60257542A JP S60257542 A JPS60257542 A JP S60257542A JP 11299684 A JP11299684 A JP 11299684A JP 11299684 A JP11299684 A JP 11299684A JP S60257542 A JPS60257542 A JP S60257542A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体集積回路装置に係シ、特に面積効率の
よいマスクスライスＬＳ Ｉ （ｌａｒｇｅｓｃａｌｅ
ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ ）に好適な
半導体集積回路装置に関する。
よいマスクスライスＬＳ Ｉ （ｌａｒｇｅｓｃａｌｅ
ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ ）に好適な
半導体集積回路装置に関する。
マスタスライスＬＳＩとは、ＬＳＩを製造する時に用い
る１０数枚のマスクのうちで配線に相当するマスクのみ
を開発品種に応じて作成して所望の電気回路動作を有す
るＬＳＩ＝に製造するものである。
る１０数枚のマスクのうちで配線に相当するマスクのみ
を開発品種に応じて作成して所望の電気回路動作を有す
るＬＳＩ＝に製造するものである。
従来のマスタスライスＬＳＩの構成を第４図に示す。半
導体チップ１は、その外周にボンデングバッドおよび入
出力回路領域２を持ち、内部にはトランジスタ等の機能
素子から成る基本セル３をＸ軸方向に多数個配列した基
本セル列４を配線領域５を挾んでｙ軸方向に繰返し配置
した構成を採っている。所望の電気回路動作を得るため
に、隣接した基本セル３を１個あるいは数個結線してＮ
ＡＮＤゲートやフリップフロップなどの論理ブ１ ロッ
クを形成する。そして複数個の基本セル３で形成した各
種論理ブロックを配置後、前記論理ブロック間を論理図
に従って結線することによって、所望のＬＳＩを製造す
る。なお、ＤＡシステム（Ｄｅｓｉｇｎ ａｕｔｏｍａ
ｔｉｏｎ ｓｙｓｔｅｍ）によシ、前記配置、配線は計
算機によシ自動化されている。
導体チップ１は、その外周にボンデングバッドおよび入
出力回路領域２を持ち、内部にはトランジスタ等の機能
素子から成る基本セル３をＸ軸方向に多数個配列した基
本セル列４を配線領域５を挾んでｙ軸方向に繰返し配置
した構成を採っている。所望の電気回路動作を得るため
に、隣接した基本セル３を１個あるいは数個結線してＮ
ＡＮＤゲートやフリップフロップなどの論理ブ１ ロッ
クを形成する。そして複数個の基本セル３で形成した各
種論理ブロックを配置後、前記論理ブロック間を論理図
に従って結線することによって、所望のＬＳＩを製造す
る。なお、ＤＡシステム（Ｄｅｓｉｇｎ ａｕｔｏｍａ
ｔｉｏｎ ｓｙｓｔｅｍ）によシ、前記配置、配線は計
算機によシ自動化されている。
ところで、論理回路を含む集積回路装置においては樵々
の素子が所望の機能及び性能が得られるか否か、テスト
パターンの入力信号を外部から加えて判定しておシ、こ
れを一般に診断と呼んでいる。ここで入力テストパター
ンは内部の素子を漏れなく診断できるものが必要であシ
、総素子数の中で診断可能な素子の比率を診断率と定義
する。
の素子が所望の機能及び性能が得られるか否か、テスト
パターンの入力信号を外部から加えて判定しておシ、こ
れを一般に診断と呼んでいる。ここで入力テストパター
ンは内部の素子を漏れなく診断できるものが必要であシ
、総素子数の中で診断可能な素子の比率を診断率と定義
する。
したがって、この入力テストパターンを作る場合実用上
十分な診断率を、できるだけ少ないステップ数で達成す
ることが必要であるが、通常の論理集積回路装置では数
千ステップを要するのが普通である。さらに、最近の高
集積化の動きに伴い、１００チ近い診断率を得るのは数
万ステップにも及び、困難になっている。
十分な診断率を、できるだけ少ないステップ数で達成す
ることが必要であるが、通常の論理集積回路装置では数
千ステップを要するのが普通である。さらに、最近の高
集積化の動きに伴い、１００チ近い診断率を得るのは数
万ステップにも及び、困難になっている。
従来は、この入力テストパターンを人手で作成していた
ため膨大な作業量になっていた。特に、マスタスライス
ＬＳＩのように設計作業の大半が自動化され、設計期間
が１ケ月前段に短縮されているものでは、必然的に診断
用の入力テストパターンを作成する期間の比重が増大し
、開発期間を短縮する上での最大の障害になっている。
ため膨大な作業量になっていた。特に、マスタスライス
ＬＳＩのように設計作業の大半が自動化され、設計期間
が１ケ月前段に短縮されているものでは、必然的に診断
用の入力テストパターンを作成する期間の比重が増大し
、開発期間を短縮する上での最大の障害になっている。
以上の問題点を解消するため、通常診断用の回路を論理
設計時に加えるのが行なわれている。特公昭５７−３１
０７号公報に示されるように、内部回路のうちのフリッ
プフロップを直列に接続してシフトレジスタを構成させ
、該シフトレジスタを通して集積回路に入力信号を与え
て動作させ、その結果を該シフトレジスタによシ外部へ
取出すようにしたもの（スキャンインスキャンアウト方
式）や特開昭５７−１３３６４４号公報に示されるよう
に、半導体基板の周辺に試験専用のシフトレジスタを設
け、該レジスタの各ビットへ半導体基板に搭載されたマ
スクスライスＬＳＩの所望各部を配線により接続し、該
各部の出力状態を該レジスタへ並列入力し、それをシフ
トクロックによシ直列出力するようにしたもの等が知ら
れている。
設計時に加えるのが行なわれている。特公昭５７−３１
０７号公報に示されるように、内部回路のうちのフリッ
プフロップを直列に接続してシフトレジスタを構成させ
、該シフトレジスタを通して集積回路に入力信号を与え
て動作させ、その結果を該シフトレジスタによシ外部へ
取出すようにしたもの（スキャンインスキャンアウト方
式）や特開昭５７−１３３６４４号公報に示されるよう
に、半導体基板の周辺に試験専用のシフトレジスタを設
け、該レジスタの各ビットへ半導体基板に搭載されたマ
スクスライスＬＳＩの所望各部を配線により接続し、該
各部の出力状態を該レジスタへ並列入力し、それをシフ
トクロックによシ直列出力するようにしたもの等が知ら
れている。
前者の例では、シフトレジスタのクロック信号線をチッ
プ内のほとんどすべてのレジスタに共通に接続する必要
がある。また、後者の例では内部ノードから周辺配置の
レジスタに診断用配線を形成する必要がある。これらの
配線を以後、診断用配線と称することにする。
プ内のほとんどすべてのレジスタに共通に接続する必要
がある。また、後者の例では内部ノードから周辺配置の
レジスタに診断用配線を形成する必要がある。これらの
配線を以後、診断用配線と称することにする。
したがって、マスタスライスＬＳＩにおいて前記診断回
路を形成する場合は、一般の論理接続用配線と診断用配
線が必要であり、配線領域５が不足する。そのため、診
断用配線を見込んだ配線領域を確保しなければならず、
チップサイズの増加を招いた。さらに、ＤＡシステムに
よシ自動配線されるので、配線長が長くなったり、製品
ＬＳＩ毎に配線長が変わるので診断用信号のスピードの
低下、変動を招き、診断時間を増加させると同時に診断
を困難にする問題点があった。
路を形成する場合は、一般の論理接続用配線と診断用配
線が必要であり、配線領域５が不足する。そのため、診
断用配線を見込んだ配線領域を確保しなければならず、
チップサイズの増加を招いた。さらに、ＤＡシステムに
よシ自動配線されるので、配線長が長くなったり、製品
ＬＳＩ毎に配線長が変わるので診断用信号のスピードの
低下、変動を招き、診断時間を増加させると同時に診断
を困難にする問題点があった。
本発明の目的は、配線領域、チップサイズの低減が可能
な半導体集積回路装置を提供することにある。
な半導体集積回路装置を提供することにある。
上記目的を達成する本発明の特徴とするところは、一方
の主表面に機能素子からなる基本セルを一方向に多数個
配設して基本セル列とし、該基本セル列を該基本セル列
と直角方向に複数個並設してなる半導体チップと、該基
本セル列を構成する総ての基本セルに跨シ、かつ、上記
基本セル列と略並行に設けられる第１及び第２の電源線
とを具備する半導体集積回路５装置に於いて、上記基本
セル列を構成する総ての基本セルに跨９、かつ上記第１
及び第２の電源線と略平行に配線を設けることにある。
の主表面に機能素子からなる基本セルを一方向に多数個
配設して基本セル列とし、該基本セル列を該基本セル列
と直角方向に複数個並設してなる半導体チップと、該基
本セル列を構成する総ての基本セルに跨シ、かつ、上記
基本セル列と略並行に設けられる第１及び第２の電源線
とを具備する半導体集積回路５装置に於いて、上記基本
セル列を構成する総ての基本セルに跨９、かつ上記第１
及び第２の電源線と略平行に配線を設けることにある。
本発明の好ましい実施態様では、上記配線は、上記機能
素子を診断する診断用制御信号線である。
素子を診断する診断用制御信号線である。
さらに、本発明の好ましい実施態様では、上記基本セル
列のうちの少なくとも一つの基本セルは、上記配線と入
力バッファ回路とを接続するドライ１１１ｉ バセルを
構成する。
列のうちの少なくとも一つの基本セルは、上記配線と入
力バッファ回路とを接続するドライ１１１ｉ バセルを
構成する。
１′ さらに、本発明の好ましい実施態様では、上記ド
ライバセルは、複数段から構成され、前段のドライバセ
ルは、異なる基本セル列の複数のドライバセルに接続さ
れる。
ライバセルは、複数段から構成され、前段のドライバセ
ルは、異なる基本セル列の複数のドライバセルに接続さ
れる。
さらに、本発明の好ましい実施態様では、上記ドライバ
セルは、上記基本セル列の一端に設けられる。
セルは、上記基本セル列の一端に設けられる。
さらに、本発明の好ましい実施態様では、上記基本セル
列のうちの少なくとも一つの基本セルは、上記配線と出
力バッファ回路とを接続する３ステートハツ７アセルを
構成する。
列のうちの少なくとも一つの基本セルは、上記配線と出
力バッファ回路とを接続する３ステートハツ７アセルを
構成する。
さらに、本発明の好ましい実施態様では、上記３ステー
トバツフアセルは、上記基本セル列の他端に設けられる
。
トバツフアセルは、上記基本セル列の他端に設けられる
。
本発明の基礎となる診断について説明する。 “本発明
は、前述の診断回路方式にも適用できるが、最も好適な
例として本発明者等が先に特願昭５８−２１１３５５号
として提案した診断用ラッチ付フリップフロップを使用
した診断方式について述べる。
は、前述の診断回路方式にも適用できるが、最も好適な
例として本発明者等が先に特願昭５８−２１１３５５号
として提案した診断用ラッチ付フリップフロップを使用
した診断方式について述べる。
第５図は診断用ラッチ付Ｄタイプフリップフロップ１０
（以下フリップフロップをＦＦと称す）の構成を示した
ものである。この場合はＤタイプＦＦの例であるが、エ
ツジトリガＦＦやＪＫクイブＦＦなども同様な構成で実
現できる。診断用ランチ付ＤタイプＦＦｌ０は、主ＦＦ
部１１と診断用ラッチ部１２から成る。通常の論理動作
用信号すなわち、主ＦＦ部１１のラッチタイミング信号
ＯＫ、入力データ信号り、Ｑ出力データ信号Ｑ１は、そ
れぞれ信号線１３，１４．１５に転送される。また、診
断用ラッチ１２のＱ出力データ信号Ｑ２．Ｑ出力データ
信号互１は、それぞれ信号線１６．１７に転送される。
（以下フリップフロップをＦＦと称す）の構成を示した
ものである。この場合はＤタイプＦＦの例であるが、エ
ツジトリガＦＦやＪＫクイブＦＦなども同様な構成で実
現できる。診断用ランチ付ＤタイプＦＦｌ０は、主ＦＦ
部１１と診断用ラッチ部１２から成る。通常の論理動作
用信号すなわち、主ＦＦ部１１のラッチタイミング信号
ＯＫ、入力データ信号り、Ｑ出力データ信号Ｑ１は、そ
れぞれ信号線１３，１４．１５に転送される。また、診
断用ラッチ１２のＱ出力データ信号Ｑ２．Ｑ出力データ
信号互１は、それぞれ信号線１６．１７に転送される。
他の信号線１８，１９゜２０．２１．２２は診断データ
のライト（スキャン・イン）、リード（スキャン・アウ
ト）のための診断用制御信号線である。主ＦＦ部１１は
、基本的には通常ＯＦＦ機能に診断用バス線２２から、
独立に診断データのライト動作ができる機能をプラスし
たものである。ライト動作は診断モード信号ＭＣ＋ｅ“
Ｏｎレベルにして、通常の論理動作用信号の入力を禁止
すると同時に、ライト信号ＳＷの′１”レベルのタイミ
ングに同期して行なわれる。診断用ラッチ部１２は診断
専用のラッチ回路であり、主ＦＦ部１１のＱ出力データ
信号Ｑ１をラッチタイミング信号Ｃ２の′１”レベルの
タイミングで取込み、またその取込みデータを信号線２
１上のリード信号ＳＲに同期して診断用バス線２２に送
出する機能を持つ。
のライト（スキャン・イン）、リード（スキャン・アウ
ト）のための診断用制御信号線である。主ＦＦ部１１は
、基本的には通常ＯＦＦ機能に診断用バス線２２から、
独立に診断データのライト動作ができる機能をプラスし
たものである。ライト動作は診断モード信号ＭＣ＋ｅ“
Ｏｎレベルにして、通常の論理動作用信号の入力を禁止
すると同時に、ライト信号ＳＷの′１”レベルのタイミ
ングに同期して行なわれる。診断用ラッチ部１２は診断
専用のラッチ回路であり、主ＦＦ部１１のＱ出力データ
信号Ｑ１をラッチタイミング信号Ｃ２の′１”レベルの
タイミングで取込み、またその取込みデータを信号線２
１上のリード信号ＳＲに同期して診断用バス線２２に送
出する機能を持つ。
第６図は第５図を具体化した０Ｍ０８回路であり、第６
図と同等物、同一物には同一符号を付けである。本回路
はＣＭＯＳスイッチ１００〜１０３、インバータ１０５
〜１０８，１１０，１１１゜２人力ＮＡＮＤゲート１０
９、クロックドゲートインバータ１０４、それにＮＭＯ
ＳスイッチＭ２０゜Ｍ２１から成る。クロックドゲート
インバータ１０４は第７図にその回路を示すように、Ｐ
ＭＯ８トランジスタＭ２２．Ｍ２３、ＮＭＯ８）ランジ
スタＭ２４．Ｍ２５から成る。Ｍ２２とＭ２Ｓのゲート
電極は共通に接続され、信号線１１２に接続される。な
お、前出のものと同一物または相当物は同じ符号で示す
。ライ）Ｇｔ号ＳＷ＝“１″（１Ｗ＝″ＩＯ”）のとき
は、ＰＭＯ８）ランジスタＭ２３、ＮＭＯ８）ランジス
タＭ２４がともにオフとなるので、出力１１３はハイイ
ンピーダンスの状態となる。次に、ライト信号ｓｗ＝”
ｏ ’（ＳＷ−１ｎ）のときはＰＭＯＳトランジスタＭ
２３、ＮＭＯ８）ランジスタＭ２４がともにオンになる
ので出力線１１３の出力は信号線１１２上の信号レベル
のインバータ信号となる。
図と同等物、同一物には同一符号を付けである。本回路
はＣＭＯＳスイッチ１００〜１０３、インバータ１０５
〜１０８，１１０，１１１゜２人力ＮＡＮＤゲート１０
９、クロックドゲートインバータ１０４、それにＮＭＯ
ＳスイッチＭ２０゜Ｍ２１から成る。クロックドゲート
インバータ１０４は第７図にその回路を示すように、Ｐ
ＭＯ８トランジスタＭ２２．Ｍ２３、ＮＭＯ８）ランジ
スタＭ２４．Ｍ２５から成る。Ｍ２２とＭ２Ｓのゲート
電極は共通に接続され、信号線１１２に接続される。な
お、前出のものと同一物または相当物は同じ符号で示す
。ライ）Ｇｔ号ＳＷ＝“１″（１Ｗ＝″ＩＯ”）のとき
は、ＰＭＯ８）ランジスタＭ２３、ＮＭＯ８）ランジス
タＭ２４がともにオフとなるので、出力１１３はハイイ
ンピーダンスの状態となる。次に、ライト信号ｓｗ＝”
ｏ ’（ＳＷ−１ｎ）のときはＰＭＯＳトランジスタＭ
２３、ＮＭＯ８）ランジスタＭ２４がともにオンになる
ので出力線１１３の出力は信号線１１２上の信号レベル
のインバータ信号となる。
次に動作について説明する。診断モード信号Ｍｅｔが″
１１″レベルのとき、２人力ＮＡＮＤゲ−）１０９の信
号線１８が°′１”レベルであるので、信号φ１．φ１
はそれぞれ、ラッチタイミング信号ＯＫと同じ論理値、
ＧＫの反転の論理値をとる。論理式ではφ１＝ ＣＫ
、φｔ＝ＣＫで表わされる。以後、これと同じ表記法を
便うことにする。この状態で、ライト信号ｓｗ＝ ”
ｏ ”、リード信号ＳＲ＝″′０”、ラッチタイミング
信号Ｃ２ｆ ＝−１ｍにしておくことにより、診断用ラ
ッチ付’ ＦＦｌ０は通常の論理動作を行なう。信号線
１５上の主ＦＦ部１１のＱ出力信号Ｑ１は、ＣＭＯＳス
イッチ１０２ （Ｃ２＝″’ １ ｎテｈ ルノテＬｆ
ｉ ｚ ＝１、φ２＝０であり、ＤＣ的にオンの状態に
なっている）、インバータ１０７，１０８’ｅ経由して
信号線１６．１７から出力される。
１１″レベルのとき、２人力ＮＡＮＤゲ−）１０９の信
号線１８が°′１”レベルであるので、信号φ１．φ１
はそれぞれ、ラッチタイミング信号ＯＫと同じ論理値、
ＧＫの反転の論理値をとる。論理式ではφ１＝ ＣＫ
、φｔ＝ＣＫで表わされる。以後、これと同じ表記法を
便うことにする。この状態で、ライト信号ｓｗ＝ ”
ｏ ”、リード信号ＳＲ＝″′０”、ラッチタイミング
信号Ｃ２ｆ ＝−１ｍにしておくことにより、診断用ラ
ッチ付’ ＦＦｌ０は通常の論理動作を行なう。信号線
１５上の主ＦＦ部１１のＱ出力信号Ｑ１は、ＣＭＯＳス
イッチ１０２ （Ｃ２＝″’ １ ｎテｈ ルノテＬｆ
ｉ ｚ ＝１、φ２＝０であり、ＤＣ的にオンの状態に
なっている）、インバータ１０７，１０８’ｅ経由して
信号線１６．１７から出力される。
一方、診断モード信号ＭＣｓが″′θ″レベルになると
リード、ライト動作を行なうことができる。
リード、ライト動作を行なうことができる。
ＭＣ１−″′Ｏｎレベルなので２人力ＮＡＮＤゲート１
０９の出力φｌは′１”に、インバータ１１０の出力φ
１は１０”に固定され、ＣＭＯＳスイッチ１００はオフ
、ＣＭＯＳスイッチ１０１はオンになる。これは、通常
の論理入力信号を遮断したことになる。
０９の出力φｌは′１”に、インバータ１１０の出力φ
１は１０”に固定され、ＣＭＯＳスイッチ１００はオフ
、ＣＭＯＳスイッチ１０１はオンになる。これは、通常
の論理入力信号を遮断したことになる。
まず、ライト動作について説明する。ライト信号ＳＷを
一定時間１１″レベルにし、これに同期して診断用バス
線２２に診断データを転送する。
一定時間１１″レベルにし、これに同期して診断用バス
線２２に診断データを転送する。
このとき、クロックドケートインバータ１０４の出力は
ハイインピーダンス状態に、ＮＭＯＳスイッチＭ２０は
オンになるので、診断データはインバータ１０６、ＣＭ
ＯＳスイッチ１０１を介して書込まれる。
ハイインピーダンス状態に、ＮＭＯＳスイッチＭ２０は
オンになるので、診断データはインバータ１０６、ＣＭ
ＯＳスイッチ１０１を介して書込まれる。
次に、リード動作は下記の手順で行なわれる。
まず、ラッチタイミング信号Ｃ２を一定時間゛′１”レ
ベルにして、診断用ラッチ部１２に前段の主ＦＦ部１１
のＱ出力データ信号Ｑｌ’に転送し、その後でリード信
号５Ｒｅ一定時間＠１”レベルにしてＮＭＯＳスイッチ
Ｍ２１’ｔオンにする。信号線１７上のＱ出力データイ
ぎ号Ｑ２はＮＭＯ８スイッチＭ２１を介して、診断バス
線２２に送出される。以上の動作モードにおける真理値
表を表１に示す。
ベルにして、診断用ラッチ部１２に前段の主ＦＦ部１１
のＱ出力データ信号Ｑｌ’に転送し、その後でリード信
号５Ｒｅ一定時間＠１”レベルにしてＮＭＯＳスイッチ
Ｍ２１’ｔオンにする。信号線１７上のＱ出力データイ
ぎ号Ｑ２はＮＭＯ８スイッチＭ２１を介して、診断バス
線２２に送出される。以上の動作モードにおける真理値
表を表１に示す。
表１ 診断性ＦＦの真理値表
ＴＤ ：診断バス線２２上のデータ信号）ＯＣ： ”１
’または″′０″レベルのデータ信号第８図に本実施例
で用いられる分割診断方式ＬＳＩの基本構成を示す。
’または″′０″レベルのデータ信号第８図に本実施例
で用いられる分割診断方式ＬＳＩの基本構成を示す。
２００．２０１，２０２は診断用ランチ付ＦＦ群、２０
３，２０４は該ＦＦ群によって分割２分離された組合わ
せ回路群、２０５は複数個の入力バンファセル、２０６
は複数個の出力バッファセル、２０７は３ステート入出
力バツフアセルである。２０８はポンディングパッドで
ある。なお、前記ＦＦ群は通常複数個から成るが、説明
の便宜上ただ１個ＯＦＦから成るものとして診断用制御
信号線を構成しである（複数個の場合も診断用制御信号
線が増えるだけで考え方は同じである）。
３，２０４は該ＦＦ群によって分割２分離された組合わ
せ回路群、２０５は複数個の入力バンファセル、２０６
は複数個の出力バッファセル、２０７は３ステート入出
力バツフアセルである。２０８はポンディングパッドで
ある。なお、前記ＦＦ群は通常複数個から成るが、説明
の便宜上ただ１個ＯＦＦから成るものとして診断用制御
信号線を構成しである（複数個の場合も診断用制御信号
線が増えるだけで考え方は同じである）。
信号線群２０９〜２１４は設計者の論理回路に基づく結
線であシ、その他の信号線２１５，２１６゜２１７はす
べて診断用である。３ステート入出力バツフア２０７は
第９図に示すようにクロックドゲートインバータ２０５
，２５１．反転用インバータ２５２，２５３から成る。
線であシ、その他の信号線２１５，２１６゜２１７はす
べて診断用である。３ステート入出力バツフア２０７は
第９図に示すようにクロックドゲートインバータ２０５
，２５１．反転用インバータ２５２，２５３から成る。
第９図において、前出のものと同一物、同等物は同一符
号で表わす。
号で表わす。
クロックドゲートインバータの動作については、第７図
で説明したので、ここでは省略する。信号線２１６上の
ライトタイミング信号が１”レベルになると信号ＷＲは
′１”になシ、信号ＷＲは′０”レベルになるので、ク
ロックドインバータ２５０がオフ、２５１はオンになシ
、信号線２１８上の診断データ（書込みデータ）は診断
用バス線２１５に転送される。一方、ライトタイミング
信号が６０”のときはＷ几＝６０”、 ＷＲ，＝１１”
となるので、クロックドゲートインバータ２５０がオン
、２５１はオフになるので、診断バス線２１５上の診断
データＴＤは信号線２１７に送出される。
で説明したので、ここでは省略する。信号線２１６上の
ライトタイミング信号が１”レベルになると信号ＷＲは
′１”になシ、信号ＷＲは′０”レベルになるので、ク
ロックドインバータ２５０がオフ、２５１はオンになシ
、信号線２１８上の診断データ（書込みデータ）は診断
用バス線２１５に転送される。一方、ライトタイミング
信号が６０”のときはＷ几＝６０”、 ＷＲ，＝１１”
となるので、クロックドゲートインバータ２５０がオン
、２５１はオフになるので、診断バス線２１５上の診断
データＴＤは信号線２１７に送出される。
第８図に戻って、全体の動作について説明するライトタ
イミング信号とアドレスデコーダ（図示せず）のデコー
ド出力から各ＦＦのリード、ライト信号ＳＷ１〜ＳＷ３
．ＳＲＩ〜ＳＲ３が形成される。この発生回路は図示し
てはいない。また、もう２本の診断用制御信号すなわち
、ラッチタイｆ ミング信号Ｃ２、診断モード信号ＭＣ
ｔはチップｉ。
イミング信号とアドレスデコーダ（図示せず）のデコー
ド出力から各ＦＦのリード、ライト信号ＳＷ１〜ＳＷ３
．ＳＲＩ〜ＳＲ３が形成される。この発生回路は図示し
てはいない。また、もう２本の診断用制御信号すなわち
、ラッチタイｆ ミング信号Ｃ２、診断モード信号ＭＣ
ｔはチップｉ。
上の全ＦＦに共通に接続される。なお、診断用バス線２
ｉ５−１〜２１５−３を通して診断データの同時ライト
、またはリードを行なう。本データバススキャン方式は
前記ＦＦのライトおよびリード信号線が（ＦＦの個数）
／（診断パス線の本数）に低減できる特徴を持つ。以上
の診断用制御信号線は、配線領域５の上で自動配線され
る。特に、信号ＭＣ’ｔ 、Ｃｚの診断用制御信号線は
全ＦＦに共通接続されるので、ファンアウト数が多く、
配線長も長くな９、スピードの低下、配線領域の混雑を
招く。
ｉ５−１〜２１５−３を通して診断データの同時ライト
、またはリードを行なう。本データバススキャン方式は
前記ＦＦのライトおよびリード信号線が（ＦＦの個数）
／（診断パス線の本数）に低減できる特徴を持つ。以上
の診断用制御信号線は、配線領域５の上で自動配線され
る。特に、信号ＭＣ’ｔ 、Ｃｚの診断用制御信号線は
全ＦＦに共通接続されるので、ファンアウト数が多く、
配線長も長くな９、スピードの低下、配線領域の混雑を
招く。
そこで、本実施例では基本セル内に、固定の配線を基本
セル列を構成する総ての基本セルに跨り、かつ電源線と
略平行に配置する。さらに、その固定配線のドライバセ
ル捷たはレシーバセル’を同一基本セル列内に少なくと
も１個配置する。基本セル上の論理ブロックと該配線層
との接続は、論理ブロックの配線領域に面した端子とで
はなく、基本セル上で行なわれる。本実施例では、基本
セル列毎に配線長が決まるので（ファンアウトも平均化
される）、また専用のドライバーで駆動するので診断制
御信号のスピードアップをはかることができる。また、
配線領域の面積の節約をはかれる。
セル列を構成する総ての基本セルに跨り、かつ電源線と
略平行に配置する。さらに、その固定配線のドライバセ
ル捷たはレシーバセル’を同一基本セル列内に少なくと
も１個配置する。基本セル上の論理ブロックと該配線層
との接続は、論理ブロックの配線領域に面した端子とで
はなく、基本セル上で行なわれる。本実施例では、基本
セル列毎に配線長が決まるので（ファンアウトも平均化
される）、また専用のドライバーで駆動するので診断制
御信号のスピードアップをはかることができる。また、
配線領域の面積の節約をはかれる。
前述の従来の公知例においてもＣ２やＭＣＩのような共
通接続線はあシ、本実施例はその場合にも適用できる。
通接続線はあシ、本実施例はその場合にも適用できる。
共通接続線に限らず、一般の診断用制御信号線にも有効
であることは明らかである。
であることは明らかである。
次に本発明の実施例につき、説明する。
第１図（ａ）は本実施例による基本セルを示す。同図に
おいて、３００は機能素子となるＰＭＯ８のドレインま
たはソース電極を形成するＰ“拡散領域、３０１は機能
素子となるＮＭＯ８のドレインまたはソース電極を形成
するＮ”拡散領域、３０２はゲート電極を形成するポリ
Ｓｉ層、２６は第１の電源線となる電源電位線を形成す
る一層目アルミ配線（以後ＡｔＩと記す）、２７は第２
の電源線となる接地電位線を形成するＡｔ１．３０１’
は基板バイアス用Ｎ＋拡散領域、３００′はＰウェルバ
イアス用Ｐ＋拡散領域である。Ｎ＋領域３０１したがっ
てＮＭＯ８はＰウェル領域（図示せず）に形成される。
おいて、３００は機能素子となるＰＭＯ８のドレインま
たはソース電極を形成するＰ“拡散領域、３０１は機能
素子となるＮＭＯ８のドレインまたはソース電極を形成
するＮ”拡散領域、３０２はゲート電極を形成するポリ
Ｓｉ層、２６は第１の電源線となる電源電位線を形成す
る一層目アルミ配線（以後ＡｔＩと記す）、２７は第２
の電源線となる接地電位線を形成するＡｔ１．３０１’
は基板バイアス用Ｎ＋拡散領域、３００′はＰウェルバ
イアス用Ｐ＋拡散領域である。Ｎ＋領域３０１したがっ
てＮＭＯ８はＰウェル領域（図示せず）に形成される。
本基本セルを少なくとも１個以上使用して２人力ＮＡＮ
Ｄや診断用ランチ付ＦＦなどの論理ブロックを形成する
。本基本セルはソースまたはドレインが接続された２連
のＰ Ｍ ＯＳと３連のＮＭＯ８から構成される。３０
４゜３０５が診断用制御信号線を形成する２本の固定配
線Ａｔ１である。配線３０４，３０５及び電源電位線２
６、接地電位線２７は、夫々、基本セル列４に対して略
平行に設けられる。該３連のＮＭＯ８のうち１個は小さ
いが、これは例えば診断用ラッチ付ＦＦ内で診断用バス
線との診断データのやシと、ｂｔ−行なう双方向スイッ
チ（たとえば、第６図におけるＭ２Ｏ，Ｍ２１）として
使われる。
Ｄや診断用ランチ付ＦＦなどの論理ブロックを形成する
。本基本セルはソースまたはドレインが接続された２連
のＰ Ｍ ＯＳと３連のＮＭＯ８から構成される。３０
４゜３０５が診断用制御信号線を形成する２本の固定配
線Ａｔ１である。配線３０４，３０５及び電源電位線２
６、接地電位線２７は、夫々、基本セル列４に対して略
平行に設けられる。該３連のＮＭＯ８のうち１個は小さ
いが、これは例えば診断用ラッチ付ＦＦ内で診断用バス
線との診断データのやシと、ｂｔ−行なう双方向スイッ
チ（たとえば、第６図におけるＭ２Ｏ，Ｍ２１）として
使われる。
診断用バス線３０５（第６図の２２に相当）との接続は
、図示のようにコンタクト孔３０３′を打てばよい。太
い実線３０６はＤＡシステムによって配線されるＡｔｌ
配線層を示し、この配線パターン（コンタクト孔も含む
）゛は第６図のＤタイプＦＦ論理セルのうちクロックド
インバータ１０４とＮＭＯ８のＭ２０ｔ−形成した部分
を示す。
、図示のようにコンタクト孔３０３′を打てばよい。太
い実線３０６はＤＡシステムによって配線されるＡｔｌ
配線層を示し、この配線パターン（コンタクト孔も含む
）゛は第６図のＤタイプＦＦ論理セルのうちクロックド
インバータ１０４とＮＭＯ８のＭ２０ｔ−形成した部分
を示す。
本発明の他の基本セルの実施例を第１図（ｂ）に示す。
第１図（ａ）と同等物、同一物は同一符号にて示す。こ
の場合は３連のＰＭＯ８と３連のＮＭＯＳのベアーの基
本構成に、Ｎ＋領域３０１′とポリＳｉ層３０２′で構
成される埋込みＮＭＯ８が追加されている。埋込みＮＭ
Ｏ８は領域３０７で示される部分が、配線領域に突き出
ているが、領域３０７上は自由にＴ）Ｉ孔（Ａ４１と２
層目アルミ層Ａｔ２とのコンタクト孔）が打てるので配
線領域として使え、基本セルサイズが小さくできる利点
がある。また、埋込みＮＭＯ８は前記と同様にＭ２Ｏ，
Ｍ２１として使われる。この基本セルは３人力ＮＡＮＤ
構成である。および埋込みＮＭＯＳを含むことによシ、
診断用ラッチ付ＦＦなとの犬凰論理セルを小面積で形成
できる利点がある。なお、構成要素は第１図（ａ）と同
じであるので、説明を省略する。
の場合は３連のＰＭＯ８と３連のＮＭＯＳのベアーの基
本構成に、Ｎ＋領域３０１′とポリＳｉ層３０２′で構
成される埋込みＮＭＯ８が追加されている。埋込みＮＭ
Ｏ８は領域３０７で示される部分が、配線領域に突き出
ているが、領域３０７上は自由にＴ）Ｉ孔（Ａ４１と２
層目アルミ層Ａｔ２とのコンタクト孔）が打てるので配
線領域として使え、基本セルサイズが小さくできる利点
がある。また、埋込みＮＭＯ８は前記と同様にＭ２Ｏ，
Ｍ２１として使われる。この基本セルは３人力ＮＡＮＤ
構成である。および埋込みＮＭＯＳを含むことによシ、
診断用ラッチ付ＦＦなとの犬凰論理セルを小面積で形成
できる利点がある。なお、構成要素は第１図（ａ）と同
じであるので、説明を省略する。
第１図（ｂ）の基本セルを使って第６図に示す診断用ラ
ッチ付ＤタイプＦＦの論理セルを構成した例ｆ を第２
図に示す。基本セルはトランジスタ配置図（゛ で示し
てあシ、実線３５０は拡散層、破線３５１はポリＳｉゲ
ート、実線２６は電源電位線、実線２７は接地電位線を
示す。論理ブロックは５個の基本セル幅を有し、Ｘ印で
示されるコンタクト孔、口で示されＴＨ孔（Ａｔ１とＡ
ｔ２とのコンタクト孔）、太い実線３０６で示されるＡ
ｔ１配線、一点鎖線で示されるＡｔ２配線の合計４枚の
配線パターンから成る。論理ブロックの端子は論理ブロ
ック境界上、配線領域５に面して配置されておシ、第６
図と同じ信号名を付けである。なお、基板とＰウェルの
バイアス給電のための配線は、ここては省略する。
ッチ付ＤタイプＦＦの論理セルを構成した例ｆ を第２
図に示す。基本セルはトランジスタ配置図（゛ で示し
てあシ、実線３５０は拡散層、破線３５１はポリＳｉゲ
ート、実線２６は電源電位線、実線２７は接地電位線を
示す。論理ブロックは５個の基本セル幅を有し、Ｘ印で
示されるコンタクト孔、口で示されＴＨ孔（Ａｔ１とＡ
ｔ２とのコンタクト孔）、太い実線３０６で示されるＡ
ｔ１配線、一点鎖線で示されるＡｔ２配線の合計４枚の
配線パターンから成る。論理ブロックの端子は論理ブロ
ック境界上、配線領域５に面して配置されておシ、第６
図と同じ信号名を付けである。なお、基板とＰウェルの
バイアス給電のための配線は、ここては省略する。
第３図は、本実施例のＬＳＩ全体の構成を示す概略図で
ある。前出と相当物、同一物は同一符号にて示す。
ある。前出と相当物、同一物は同一符号にて示す。
基本セル列４には、左右の両端にそれぞれ、ドライバセ
ル４００．３ステートバツフア２０７（第９図参照）が
配置され、それらを駆動する２個のドライバセル４０１
，４０２も他の基本セル列にて配置されている。ドライ
バセル４００は、 ｆ駆動能力を上げるために基本セル
３を構成するＰＭＯ８，ＮＭＯ８よりｆヤネｋが大きい
ＰＭＯ８゜ＮＭＯ８よシ構成されるＣＭＯＳインバータ
から成る。好ましくは、基本セル３を構成するＰＭＯ８
゜ＮＭＯ８ｋ複数個Ａｌｌ配線で接続し、チャネル寸法
を複数倍にする。ドライバセル４０１は異なる基本セル
列４のドライバセル４００−１，４００−２．・・・・
・・に接続される。４０３は周辺の外部セル群であり、
４０４，４０５は入力バッファ回路、４０５は出カバソ
ファ回路でるる。２０８はボンディングバンドである。
ル４００．３ステートバツフア２０７（第９図参照）が
配置され、それらを駆動する２個のドライバセル４０１
，４０２も他の基本セル列にて配置されている。ドライ
バセル４００は、 ｆ駆動能力を上げるために基本セル
３を構成するＰＭＯ８，ＮＭＯ８よりｆヤネｋが大きい
ＰＭＯ８゜ＮＭＯ８よシ構成されるＣＭＯＳインバータ
から成る。好ましくは、基本セル３を構成するＰＭＯ８
゜ＮＭＯ８ｋ複数個Ａｌｌ配線で接続し、チャネル寸法
を複数倍にする。ドライバセル４０１は異なる基本セル
列４のドライバセル４００−１，４００−２．・・・・
・・に接続される。４０３は周辺の外部セル群であり、
４０４，４０５は入力バッファ回路、４０５は出カバソ
ファ回路でるる。２０８はボンディングバンドである。
また、破線３０５は診断用制御信号線である診断モード
信号ＭＣ１線であるが、ラッチタイミングＣ２の信号線
、あるいは診断用バス線のいずれかまたは、これらの組
み合わせでよく、組み合わせの場合は、診断用制御信号
線３０５は複数となる。なお、ドライバセル４０１．４
０２は自動配置されても、あるいはドライバセル４００
と同じように固定配置をしても良い。配線３０５は、図
示しない電源電位線、接地電位線と同様に、一つの基本
セル列４を構成する総ての基本セル３に跨る様に設けら
れる。ポンディングパッド２０８′から入力された診断
用制御信号（たとえば、診断モード信号ＭＣＩ）は中間
のドライバセル４０１，４０２ｔ”！由した後、各基本
セル列に１個ずつ配置されたドライバセル４００−１〜
４００−Ｎを駆動し、該ドライバセルは診断用制御線負
荷を駆動する。本実施例では、ドライバセル４０１，４
０２によって入力バッファセル４０４の負荷を半減でき
る効果がある。中間のドライバセル４０１，４０２は２
個に限定されることはなく、負荷に応じて増加させるこ
とができる。
信号ＭＣ１線であるが、ラッチタイミングＣ２の信号線
、あるいは診断用バス線のいずれかまたは、これらの組
み合わせでよく、組み合わせの場合は、診断用制御信号
線３０５は複数となる。なお、ドライバセル４０１．４
０２は自動配置されても、あるいはドライバセル４００
と同じように固定配置をしても良い。配線３０５は、図
示しない電源電位線、接地電位線と同様に、一つの基本
セル列４を構成する総ての基本セル３に跨る様に設けら
れる。ポンディングパッド２０８′から入力された診断
用制御信号（たとえば、診断モード信号ＭＣＩ）は中間
のドライバセル４０１，４０２ｔ”！由した後、各基本
セル列に１個ずつ配置されたドライバセル４００−１〜
４００−Ｎを駆動し、該ドライバセルは診断用制御線負
荷を駆動する。本実施例では、ドライバセル４０１，４
０２によって入力バッファセル４０４の負荷を半減でき
る効果がある。中間のドライバセル４０１，４０２は２
個に限定されることはなく、負荷に応じて増加させるこ
とができる。
一方、基本セル列４の右端に設けられる３ステートバツ
フアセル２０７は診断用制御信号線３０５が診断用バス
線のときの専用入出カドライバーを形成する。診断用制
御信号線３０５が診断用モード信号線または、ラッチタ
イミング信号線の場合は３ステートバツフア２０７がな
くとも良い。動作は第８図と同じであるので説明は省略
する。リード（スキャン・アウト）データは出力バッフ
ァ回路４０５を、ライト（スキャン・イン）データは入
力バッファ回路４０６を経由して出力、入力される。こ
の場合、各基本セル列内４の診断用バス線の負荷が小さ
く、均一であるので、リードアクセス時間が早い、各診
断用バス線の診断データの速度が揃う利点がおる。
フアセル２０７は診断用制御信号線３０５が診断用バス
線のときの専用入出カドライバーを形成する。診断用制
御信号線３０５が診断用モード信号線または、ラッチタ
イミング信号線の場合は３ステートバツフア２０７がな
くとも良い。動作は第８図と同じであるので説明は省略
する。リード（スキャン・アウト）データは出力バッフ
ァ回路４０５を、ライト（スキャン・イン）データは入
力バッファ回路４０６を経由して出力、入力される。こ
の場合、各基本セル列内４の診断用バス線の負荷が小さ
く、均一であるので、リードアクセス時間が早い、各診
断用バス線の診断データの速度が揃う利点がおる。
本実施例によれば、配線長が長くファンアウト数も多い
診断用配線を基本セル内に固定配置するので配線領域、
チップサイズ低減の効果、およびＤＡシステムによる自
動配線能力を損わないようにする効果がある。さらに、
同一基本セル列内に配置されたドライバセルで駆動する
ので、負荷の均一９分散化が可能となシ、診断信号のス
ピードを向上させるとともに、その変動を低減すること
ができる。
診断用配線を基本セル内に固定配置するので配線領域、
チップサイズ低減の効果、およびＤＡシステムによる自
動配線能力を損わないようにする効果がある。さらに、
同一基本セル列内に配置されたドライバセルで駆動する
ので、負荷の均一９分散化が可能となシ、診断信号のス
ピードを向上させるとともに、その変動を低減すること
ができる。
以上述べた様に、本発明によれば、配線領域。
チップサイズの低減が可能な半導体集積回路装置を得る
ことができる。
ことができる。
４１ 図面の簡単な説明
）’ 第、ニオえ、。−え□。よお、オヤ、オオす平面
図、第２図は本発明の一実施例による論理セルの結線図
、第３図は本発明の実施例の全体構成を示す回路ブロッ
ク図、第４図は従来例を示すチップ平面図、第５図は診
断用ラッチ付ＦＦのブロック図、第６図は前記ＦＦの回
路図、第７図は第６図を補足する回路図、第８図は分割
診断方式を示す回路構成図、第９図は第８図を補足する
回路図である。
図、第２図は本発明の一実施例による論理セルの結線図
、第３図は本発明の実施例の全体構成を示す回路ブロッ
ク図、第４図は従来例を示すチップ平面図、第５図は診
断用ラッチ付ＦＦのブロック図、第６図は前記ＦＦの回
路図、第７図は第６図を補足する回路図、第８図は分割
診断方式を示す回路構成図、第９図は第８図を補足する
回路図である。
３・・・基本セル、４・・・基本セル列、２６・・・電
源電位茅１０ 第３０ 第４０ 蓼５０ ０ 第４ｍｌ 第７囚 第１頁の続き ０発 明 者 増 １） 俊 明 日立市幸町３丁目社
内 ０発 明 者 林 照 峯 日立市幸町３丁目所内 ０発 明 者 畠 山 −実 日立市幸町３丁目所内 ２番１号 日立エンジニアリング株式会１番１号 株式
会社日立製作所日立研究１番１号 株式会社日立製作所
日立研究手続補正書（方式） ％式％ 事件の表示 昭和５９年特許願第１１２９９６ 号 発明の名称 半導体果状回路装置 補正をする者 ゛１−イ４との関係 特許出願人 名 ８： ｆ５１０１株式会社 日 立 製 作 新名
称 日立エンジニアリング株式会社 代 理 人 居 幀〒】００）東京都千代田区丸の内−丁目５番１号
明細書の発明の名称の欄。
源電位茅１０ 第３０ 第４０ 蓼５０ ０ 第４ｍｌ 第７囚 第１頁の続き ０発 明 者 増 １） 俊 明 日立市幸町３丁目社
内 ０発 明 者 林 照 峯 日立市幸町３丁目所内 ０発 明 者 畠 山 −実 日立市幸町３丁目所内 ２番１号 日立エンジニアリング株式会１番１号 株式
会社日立製作所日立研究１番１号 株式会社日立製作所
日立研究手続補正書（方式） ％式％ 事件の表示 昭和５９年特許願第１１２９９６ 号 発明の名称 半導体果状回路装置 補正をする者 ゛１−イ４との関係 特許出願人 名 ８： ｆ５１０１株式会社 日 立 製 作 新名
称 日立エンジニアリング株式会社 代 理 人 居 幀〒】００）東京都千代田区丸の内−丁目５番１号
明細書の発明の名称の欄。
と訂正する。
以上
Claims (1)
- 【特許請求の範囲】 １、一方の主表面に機能素子からなる基本セルを一方向
に多数個配設して基本セル列とし、該基本セル列を該基
本セル列と直角方向に複数個並設してなる半導体チップ
と、該基本セル列を構成する総ての基本セルに跨シ、か
つ、上記基本セル列と略並行に設けられる第１及び第２
の電源線とを具備する半導体集積回路装置に於いて、上
記基本セル列を構成する総ての基本セルに跨り、かつ上
記第１及び第２の電源線と略平行に配線を設けることを
特徴とする半導体集積回路装置。 ２、特許請求の範囲第１項に於いて、上記配線は、上記
機能素子を診断する診断用制御信号線であることを特徴
とする半導体集積回路装置。 ３、％許請求の範囲第１項に於いて、上記基本セル列の
うちの少なくとも一つの基本セルは、上記配線と入力バ
ッファ回路とを接続するドライバセルを構成することを
特徴とする半導体集積回路装置。 ４、％許請求の範囲第３項に於いて、上記ドライバセル
は、複数段から構成され、前段のドライバセルは、異な
る基本セル列の複数のドライバセルに接続されることを
特徴とする半導体集積回路装置。 ５、特許請求の範囲第３項に於いて、上記ドライバセル
は、上記基本セル列の一端に設けられることを特徴とす
る半導体集積回路装置。 ６、特許請求の範囲第１項に於いて、上記基本セル列の
うちの少なくとも一つの基本セルは、上記配線と出力７
２７７回路とを接続する３ステートバツフアセルを１河
成することを特徴とする半導体集積回路装置。 ７、特許請求の範囲第６項に於いて、上記３ステートバ
ツフアセルは、上記基本セル列の他端に設けられること
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11299684A JPS60257542A (ja) | 1984-06-04 | 1984-06-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11299684A JPS60257542A (ja) | 1984-06-04 | 1984-06-04 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60257542A true JPS60257542A (ja) | 1985-12-19 |
| JPH0520911B2 JPH0520911B2 (ja) | 1993-03-22 |
Family
ID=14600811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11299684A Granted JPS60257542A (ja) | 1984-06-04 | 1984-06-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60257542A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016208047A (ja) * | 2008-03-13 | 2016-12-08 | テラ イノヴェイションズ インコーポレイテッド | 制限付きゲートレベルレイアウトアーキテクチャにおける交差結合トランジスタレイアウト |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58207666A (ja) * | 1982-03-26 | 1983-12-03 | トムソン−セエスエフ・テレフオンヌ | 既拡散集積回路とその接続方法 |
-
1984
- 1984-06-04 JP JP11299684A patent/JPS60257542A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58207666A (ja) * | 1982-03-26 | 1983-12-03 | トムソン−セエスエフ・テレフオンヌ | 既拡散集積回路とその接続方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016208047A (ja) * | 2008-03-13 | 2016-12-08 | テラ イノヴェイションズ インコーポレイテッド | 制限付きゲートレベルレイアウトアーキテクチャにおける交差結合トランジスタレイアウト |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0520911B2 (ja) | 1993-03-22 |
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