JP2013089771A - 半導体集積回路装置 - Google Patents
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Abstract
【解決手段】レベルシフタ回路、I/Oロジック回路およびI/Oバッファ回路を含むI/Oセルがコア領域の周囲に配置された半導体集積回路装置であって、I/Oロジック回路が配置されたI/Oロジック領域、および、I/Oバッファ回路が配置されたI/Oバッファ領域は、I/Oセルに対するパッドが配置された領域と重なり合うとともに、コア領域の辺に平行な方向に互いに並んで配置されている。
【選択図】図1
Description
レベルシフタ回路、I/Oロジック回路およびI/Oバッファ回路を含むI/Oセルがコア領域の周囲に配置された半導体集積回路装置であって、
前記I/Oロジック回路が配置されたI/Oロジック領域、および、前記I/Oバッファ回路が配置されたI/Oバッファ領域は、前記I/Oセルに対するパッドが配置された領域と重なり合うとともに、前記コア領域の辺に平行な方向に互いに並んで配置されている。
第1の実施形態に係る半導体集積回路装置について、図面を参照して説明する。図1は、本実施形態に係る半導体集積回路装置におけるパッド領域の構成を拡大して示した図である。図1を参照すると、パッド領域70には、複数のI/Oセル40が配置されている。また、各I/Oセル40は、レベルシフタ回路が配置されたレベルシフタ領域10と、I/Oロジック回路が配置されたI/Oロジック領域20と、I/Oバッファ回路が配置されたI/Oバッファ領域30とを含む。
第2の実施形態に係る半導体集積回路装置について、図面を参照して説明する。第1の実施形態のように、I/Oロジック領域20をI/Oバッファ領域30の隣に配置したことにより、ラッチアップが生じやすくなる。本実施形態では、ラッチアップを防止するための構成を備えた半導体集積回路装置を提供する。
第3の実施形態に係る半導体集積回路装置について、図面を参照して説明する。図13を参照して上述したように、関連技術の半導体集積回路(図11、図12)においてI/Oセル140を高さ方向(図13の縦方向)にそのまま縮小した場合、I/O電源配線143、145、および、I/Oグランド配線144、146の幅が細くなり、電源供給特性が劣化する。本実施形態では、かかる問題を解消する半導体集積回路装置を提供する。
第4の実施形態に係る半導体集積回路装置について、図面を参照して説明する。本実施形態は、第1の実施形態に係る半導体集積回路装置のI/Oセル40の変形例を提供する。図9は、本実施形態に係る半導体集積回路装置の構成を示すレイアウト図である。
第5の実施形態に係る半導体集積回路装置について、図面を参照して説明する。本実施形態は、電源セル(図8(b))の変形例を提供する。図10は、本実施形態に係る半導体集積回路装置の構成を示すレイアウト図である。
11 レベルシフタ回路
12 I/O電位領域
13 コア電位領域
20、120 I/Oロジック領域
21 I/Oロジック回路
30、130 I/Oバッファ領域
31、35、131、135 レジスタ領域
32、132 Nバッファ領域
33、34、133、134 ダイオード素子領域
36、136 Pバッファ領域
37 I/Oバッファ回路
40、140 I/Oセル
41、141 コア電源配線
42、142 コアグランド配線
43、143、145 I/O電源配線
44、144、146 I/Oグランド配線
50、150 パッド
60、160 コア領域
61 コアロジック回路
70、170 パッド領域
80 電源セル
81 回路A領域
82 回路B領域
A、B 回路
C1 容量素子
D1〜D3 ダイオード素子
DNW ディープN型ウェル
IN1、IN2 インバータ
M1 MOSトランジスタ
N1 Nバッファ(NMOSトランジスタ)
NW N型ウェル
P1 Pバッファ(PMOSトランジスタ)
PAD パッド
P−Sub P型基板
PW P型ウェル
R1〜R7 抵抗素子
T1〜T5 トランジスタ
VCCQ I/O電源電位
VDD コア電源電位
VSS コアグランド電位
VSSQ I/Oグランド電位
Claims (7)
- レベルシフタ回路、I/Oロジック回路およびI/Oバッファ回路を含むI/Oセルがコア領域の周囲に配置された半導体集積回路装置であって、
前記I/Oロジック回路が配置されたI/Oロジック領域、および、前記I/Oバッファ回路が配置されたI/Oバッファ領域は、前記I/Oセルに対するパッドが配置された領域と重なり合うとともに、前記コア領域の辺に平行な方向に互いに並んで配置されていることを特徴とする半導体集積回路装置。 - 前記I/Oロジック領域を構成するディープN型ウェル(Deep N−Well)、および、前記I/Oバッファ領域を構成するディープN型ウェルは、互いに分離されていることを特徴とする、請求項1に記載の半導体集積回路装置。
- 前記I/Oロジック回路および前記I/Oバッファ回路は、第1の電位が供給される第1の配線を共有するとともに、第2の電位が供給される第2の配線を共有することを特徴とする、請求項1または2に記載の半導体集積回路装置。
- 前記第1の電位および前記第2の電位は、それぞれ、前記I/Oバッファ回路および前記I/Oロジック回路に対する電源電位およびグランド電位であることを特徴とする、請求項3に記載の半導体集積回路装置。
- 前記I/Oバッファ回路は、PバッファとNバッファとを有し、
前記Pバッファが配置されるPバッファ領域は、前記レベルシフタ回路が配置されるレベルシフタ領域と隣り合うように配置されていることを特徴とする、請求項3または4に記載の半導体集積回路装置。 - 前記I/Oバッファ領域は、PMOSトランジスタ、NMOSトランジスタ、第1および第2の抵抗素子、ならびに、第1および第2のダイオード素子を備え、
前記PMOSトランジスタは、ゲート端子が前記IOロジック回路に接続され、ソース端子またはドレイン端子の一方がバックゲート端子および前記第1の配線に接続され、他方が前記第1の抵抗素子の第1の端子に接続され、
前記第1の抵抗素子は、第2の端子が前記パッドに接続され、
前記第1のダイオード素子は、前記第1の配線と前記パッドとの間に接続され、
前記NMOSトランジスタは、ゲート端子が前記IOロジック回路に接続され、ソース端子またはドレイン端子の一方がバックゲート端子および前記第2の配線に接続され、他方が前記第2の抵抗素子の第1の端子に接続され、
前記第2の抵抗素子は、第2の端子が前記パッドに接続され、
前記第2のダイオード素子は、前記第2の配線と前記パッドとの間に接続されていることを特徴とする、請求項3ないし5のいずれか1項に記載の半導体集積回路装置。 - 前記レベルシフタ回路が配置されるレベルシフタ領域は、前記I/Oロジック回路に供給される第1の電源電位が供給される回路が設けられた第1の電位領域と、
前記コアロジック回路に供給される第2の電源電位が供給される回路が設けられた第2の電位領域と、を有し、
前記第1の電位領域は、前記I/Oロジック領域の内部に設けられ、
前記第2の電位領域は、前記コア領域と、前記I/Oロジック領域および前記I/Oバッファ領域との間に設けられていることを特徴とする、請求項1ないし6のいずれか1項に記載の半導体集積回路装置。
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