JPH04118969A - 半導体集積回路装置及びその製造方法、並びにその製造装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 半導体集積回路装置に関し、 入出力マクロセル領域において入出力用回路を構成する
ために使用されない素子を利用してその入出力用回路と
は関係のない論理回路を構成することにより、入出力マ
クロセル領域の素子を有効利用でき、高集積化及び高速
化を図ることができる半導体集積回路装置及びその製造
方法、並びにその製造装置を提供することを目的とし、
チップ上に形成された多数の外部入出力端子と、前記各
外部入出力端子と一対一に設けられ種々の入出力用回路
を構成可能な素子で決定された多数の入出力マクロセル
領域とを備えた半導体集積回路装置において、１つ又は
複数の入出力マクロセル領域ヲ入出力マクロセルとし、
各入出力マクロセルにおいて必要な入出力用回路を構成
するとともに、その入出力用回路を構成する際に使用し
ない素子を利用してその入出力用回路とは関係のない論
理回路を構成した。

［産業上の利用分野］ 本発明は半導体集積回路装置及びその製造方法、並びに
その製造装置に関する。

近年、半導体集積回路装置では高性能化及び低コスト化
をめざした論理回路の集積回路化に伴い、高速かつ高集
積な半導体集積回路を短期間で容易に製造できるセミカ
スタム半導体装置であるゲートアレイが要求されている
。

このゲートアレイでの高速化は高集積化に依存するとこ
ろが大きく、又、高集積化は素子を有効利用することや
、プロセス技術によって達成できる。しかしながら、プ
ロセス技術の新規開発は難しいため、実際問題としてプ
ロセス技術での半導体集積回路装置の高集積化は非常に
困難である。

そのため、ゲートアレイにおいて従来は未使用であった
チップ内素子を有効利用し、高集積化を図る必要がある
。

［従来の技術］ 従来のゲートアレイでは、チップ上に形成された外部入
出力端子としての多数のパッドと一対一に入出力用回路
を構成するするための多数の入出力マクロセル領域が形
成されている。入出力用回路としては、入力回路のみか
らなるもの、出力回路及びその出力回路と関係のある論
理回路とからなるもの、入出力回路とその入出力回路と
関係のある論理回路とからなるものとがあり、入出力マ
クロセル領域としては、入力回路を有するマクロセルの
みを配置する入力マクロセル領域と、出力回路及びその
出力回路と関係のある論理回路を有するマクロセルのみ
を配置する出力マクロセル領域と、入出力回路及びその
入出力回路と関係のある論理回路からなるマクロセルの
みを配置する入力及び出力共用のマクロセル領域とがあ
る。そして、入出力マクロセル領域の入力マクロセル領
域、出力マクロセル領域及び入出力共用マクロセル領域
はそれぞれその領域に対応した種々の回路を構成できる
だけの素子を有し、特に出力及び入出力共用マクロセル
領域における論理回路では論理の種類によりその使用す
る素子数に大きなばらつきがあるため、出力及び入出力
共用マクロセル領域は種々の論理回路を構成できるよう
に多くの素子を持っている。

［発明が解決しようとする課題］ しかしながら、上記従来の入出力マクロセル領域に構成
される入出力用回路として、例えば、その領域内の素子
を全く使用しないアルミ配線だけの場合もある。従って
、入出力マクロセル領域に対してマクロセルを配置する
だけでは、その領域内に未使用素子が多く残り、チップ
上の素子が有効に利用できておらず、これが高集積化を
図る上で問題となる。又、高集積化できないために、半
導体集積回路装置の高速化の点において問題があった。

本発明は上記問題点を解決するためになされたものであ
って、入出力マクロセル領域において入出力用回路を構
成するために使用されない素子を利用してその入出力用
回路とは関係のない論理回路を構成することにより、入
出力マクロセル領域の素子を有効利用でき、高集積化及
び高速化を図ることができる半導体集積回路装置及びそ
の製造方法、並びにその製造装置を提供することを目的
とする。

［課題を解決するための手段］ 第１図は第１の発明の一態様を示す。

チップｌ上には多数の外部入出力端子２が形成され、各
外部入出力端子２と一対一に種々の人出刃用回路４を構
成可能な素子で決定された多数の入出力マクロセル領域
３が設けられている。そして、１つの入出力マクロセル
領域３により入出力マクロセルが生成され、各入出力マ
クロセルにおいて必要な入出力用回路４が構成されると
ともに、その入出力用回路４を構成する際に使用しない
素子を利用してその入出力用回路４とは関係のない論理
回路５が構成されている。

第２の発明は、チップ上に形成された多数の外部入出力
端子と一対一に設けられ、種々の入出力用回路を構成可
能な素子で決定された多数の入出力マクロセル領域を備
えた半導体集積回路装置を用いて所望の機能を構成する
に際し、予め１つ又は複数の入出力マクロセル領域から
なる各入出力マクロセルに入出力用回路及び入出力用回
路とは関係のない論理回路を作成したマクロセルの実配
線パターンデータを多数用意しておく。そして、所望の
機能を得るための各入出力マクロセルの配置構成を決定
した後、各入出力マクロセルの配置構成に従い、前記用
意された多数のマクロセルの実配線パターンデータから
各入出力マクロセルのデータを選択して実配線パターン
を配置することにより実レイアウトデータを作成する。

又、第３の発明は、チップ上に形成された多数の外部入
出力端子と一対一に設けられ、種々の入出力用回路を構
成可能な素子で決定された多数の入出力マクロセル領域
を備えた半導体集積回路装置を用いて所望の機能を構成
するに際し、予め１つ又は複数の入出力マクロセル領域
からなる各入出力マクロセルに入出力用回路のみを作成
したマクロセルの実配線パターンデータと、各入出力マ
クロセルに入出力用回路とは関係のない論理回路のみを
作成したマクロセルの実配線パターンデータとを異なる
種類のマクロセルの実配線パターンデータとしてそれぞ
れ多数用意しておく。次に、所望の機能を得るための各
入出力マクロセルの配置構成を決定した後、各入出力マ
クロセルの配置構成に従い、前記用意された２種類のマ
クロセルの実配線パターンデータからそれぞれ実配線パ
ターンデータを選択する。そして、それらを１つの入出
力マクロセルの実配線パターンとして合成して配置する
ことにより実レイアウトデータを作成する。

又、第４の発明は、１つ又は複数の入出力マクロセル領
域からなる各入出力マクロセルの配置構成用データが記
憶された第１の記憶部と、１つ又は複数の入出力マクロ
セル領域からなる各入出力マクロセルに入出力用回路及
び入出力用回路とは関係のない論理回路を作成したマク
ロセルの実配線パターンデータが多数記憶された第２の
記憶部と、前記第１の記憶部から順次読み出した各入出
力マクロセルの配置構成用データに従い、前記第２の記
憶部から対応するマクロセルの実配線パターンデータを
選択するデータ選択部と、前記データ選択部により選択
された実配線パターンデータを当該入出力マクロセルの
実レイアウトデータとして出力する出力部とを設けた。

更に、第５の発明は、１つ又は複数の入出力マクロセル
領域からなる各入出力マクロセルの配置構成用データが
記憶された第１の記憶部と、Ｉっ又は複数の入出力マク
ロセル領域からなる各入出力マクロセルに入出力用回路
のみを作成したマクロセルの実配線パターンデータと、
各入出力マクロセルに入出力用回路とは関係のない論理
回路のみを作成したマクロセルの実配線パターンデータ
とがそれぞれ多数記憶された第２の記憶部と、前記第１
の記憶部から順次読み出した各入出力マクロセルの配置
構成用データに従い、前記第２の記憶部から入出力用回
路のみを作成したマクロセルの実配線パターンデータと
、入出力用回路とは関係のない論理回路のみを作成した
マクロセルの実配線パターンデータとをそれぞれ選択す
るデータ選択部と、前記データ選択部により選択された
２種類の実配線パターンデータを合成するデータ合成部
と、前記データ合成部による合成結果を当該入出力マク
ロセルの実レイアウトデータとして出力する出力部とを
設けた。

［作用コ 従って、第１．の発明によれば、入出力マクロセル領域
３よりなる人出カマクロセルに入出力用回路４とは関係
のない論理回路５を構成したので、入出力マクロセル領
域３内の素子が有効に利用され、チップ内により多くの
論理回路が構成されて高集積化される。

又、第２．第４の発明によれば、予め１つ又は複数の入
出力マクロセル領域からなる各入出力マクロセルに入出
力用回路及び入出力用回路とは関係のない論理回路を作
成したマクロセルの実配線パターンデータを多数用意し
ておき、所望の機能を得るための各入出力マクロセルの
配置構成を決定した後、各入出力マクロセルの配置構成
に従い、前記用意された多数のマクロセルの実配線パタ
ーンデータから各入出力マクロセルのデータを選択して
実配線パターンを配置することにより実レイアウトデー
タを作成するようにしたので、高集積化が容易となる。

更に、第３．第５の発明によれば、予め１つ又は複数の
入出力マクロセル領域からなる各入出力マクロセルに入
出力用回路のみを作成したマクロセルの実配線パターン
データと、各入出力マクロセルに入出力用回路とは関係
のない論理回路のみを作成したマクロセルの実配線パタ
ーンデータとを異なる種類のマクロセルの実配線パター
ンデータとしてそれぞれ多数用意しておき、所望の機能
を得るための各入出力マクロセルの配置構成を決定した
後、各入出力マクロセルの配置構成に従い、前記用意さ
れた２種類のマクロセルの実配線パターンデータからそ
れぞれ実配線パターンデータを選択し、それらを１つの
入出力マクロセルの実配線パターンとして合成して配置
することにより実レイアウトデータを作成するようにし
たので、配置構成用データに対して任意の入出力用回路
及びその入出力用回路とは関係のない論理回路よりなる
実レイアウトデータを作成することができ、高集積化が
より容易となる。

［実施例］ 以下、本発明を具体化した一実施例を第２〜１４図に従
って説明する。

第２図は本発明の一実施例における製造装置１０を示し
、第１３図に示す半導体集積回路装置としてのゲートア
レイ２０においてマクロセルの配置構成に従い、マクロ
セルの実配線パターンを配置することより実レイアウト
データを作成し出力するものである。

まず、ゲートアレイ２０を第１３図に従って説明すると
、チップ２１の中央部には多数の内部マクロセル領域２
２が形成され、これらの各マクロセル領域２２には種々
の論理回路が配置される。

チップ２１の周縁部にはバンプを含む外部入出力端子と
しての多数のパッド２３が形成されるとともに、各バッ
ド２３と一対一に多数の入出力マクロセル領域２４．２
５が設けられている。各入出力マクロセル領埴２４は、
第１４図に示す入出力回路２６及びこの入出力回路２６
に結線された種々の論理回路２７からなる入出力用回路
２８を構成できる、即ち、入出力共用のマクロセル領域
として使用できるようになっており、種々の入出力用回
路を構成できるように多くの素子で決定されている。そ
して、１つ又は複数の入出力マクロセル領域２４により
入出力マクロセルが構成される。

又、入出力マクロセル領域２４は出力回路及びその出力
回路に結線された論理回路からなる出力用回路を構成す
ること、即ち、出力用のマクロセル領域として使用する
こともできる。入出力マクロセル領域２５は前記入出力
用回路２８のみを用い、入力回路のみを構成できるだけ
の素子で決定されており、入力用のマクロセル領域とし
てのみ使用できる。

尚、チップ２１には所定間隔をおいて電源用パッド２９
が形成され、前記内部マクロセル領域２２と入出力マク
ロセル領域２４との間には基準電圧生成用セル３０が形
成されている。

そして、上記のゲートアレイ２０において所望の機能を
得るために、自動レイアウト装置にて通常のマクロセル
の配置構成が決定される。

次に、前記製造装置１０を第２図に従って説明すると、
この製造装置１０は第１の記憶部としての配置構成用デ
ータファイル１１、第２の記憶部としての実配線パター
ンデータファイル１２、データ選択部１３、データ合成
部１４、出力部１５及び出力データファイル１６とから
なる。

配置構成用データファイル１１には前記ゲートアレイ２
０の配置構成後における１つ又は複数の入出力マクロセ
ル領域２４．２５からなる各入出力マクロセルの配置位
置を指示する配置構成用データが記憶されている。

実配線パターンデータファイル１２には１つ又は複数の
入出力マクロセル領域からなる各入出力マクロセルに入
出力用回路のみを作成した入出力マクーロセルの実配線
パターンデータが記憶されている。第３〜５図はその一
例であり、第３図は１つの入出力マクロセル領域２４か
らなる入出力マクロセルの実配線パターンデータを示し
、入出力用回路としては同領域２４内の素子を全く使用
しないアルミ配線４０だけが作成されて他の部分は未使
用領域となっている。第４図は同じく１つの入出力マク
ロセル領域２４からなる入出力マクロセルの実配線パタ
ーンデータを示し、入出力用回路としてはマクロ作成用
の層と異なる層のグランド電源供給配線ＧＮＤ　（破線
で示す）とパッド２３とを結ぶ配線４１だけが作成され
ている。更に、第５図は複数（２つ）の入出力マクロセ
ル領域２４からなる入出力マクロセルの実配線パターン
データを示し、両頭域２４に跨がって人出カ用回路２８
が作成され、一方（下方）の入出力マクロセル領域２４
に素子の未使用領域が存在している。

又、実配線パターンデータファイル１２には１つ又は複
数の入出力マクロセル領域からなる各入出力マクロセル
に入出力用回路及び入出力用回路とは関係のない論理回
路を作成した種々の人出カマクロセルの実配線パターン
データが記憶されている。第６〜９図はその一例であり
、第６図は１つの入出力マクロセル領域２４からなる入
出力マクロセルの実配線パターンデータを示し、入出力
用回路としてのアルミ配線４ｏと、このアルミ配線４０
に結線されない、即ち、関係のない論理回路としてのオ
ア回路４２とが作成されている。第７図は複数（２つ）
の入出力マクロセル領域２４からなる入出力マクロセル
の実配線パターンデータを示し、各入出力マクロセル領
域２４内に入出力用回路としてのアルミ配線４０が作成
されるとともに、両頭域２４に跨がってアルミ配線４０
に結線されない、即ち関係のない論理回路としてのフリ
ップフロップ回路４３が作成されている。又、第８図は
１つの入出力マクロセル領域２４からなる入出力マクロ
セルの実配線パターンデータを示し、グランド電源供給
配線ＧＮＤ及びパッド２３を結ぶ配線４１が入出力用回
路として、ラッチ回路４４がこの配線４１に結線されな
い、即ち関係のない論理回路として作成されている。更
に、第９図は複数（２つ）の入出力マクロセル領域２４
からなる入出力マクロセルの実配線パターンデータを示
し、各入出力マクロセル領域２４内に第４図で示した配
線４１が入出力用回路として作成されると＝ともに、両
頭域２４に跨がって加算回路４５が関係のない論理回路
として作成されている。

更に、実配線パターンデータファイル１−２には１つ又
は複数の入出力マクロセル領域からなる各入出力マクロ
セルに入出力用回路とは関係のない論理回路のみを作成
した人出カマクロセルの実配線パターンデータが記憶さ
れている。第１Ｏ１１１図はその一例であり、第１Ｏ図
は１つの入出力マクロセル領域２４からなる入出力マク
ロセルの実配線パターンデータを示し、第３図における
アルミ配線４０及び第４図における配線４１に干渉しな
いように論理回路としてのナンド回路４６のみが作成さ
れている。又、第１１図は複数（２つ）の入出力マクロ
セル領域２４からなる入出力マクロセルの実配線パター
ンデータを示し、各入出力マクロセル領域２４内におい
て第３図に示したアルミ配線４０に干渉しないように論
理回路としてのフリップフロップ回路４７が作成されて
いる。

そして、データ選択部１３は配置構成用データファイル
１１から各入出力マクロセルの配置構成用データを１つ
ずつ読み出し、その配置構成用データに従い、入出力用
回路及び入出力用回路とは関係のない論理回路を作成し
た実配線パターンデータを選択し、その選択した実配線
パターンデータを出力部１５に出力する。例えば、デー
タ選択部１３が配置構成用データファイル１１から１つ
の入出力マクロセル領域からなる入出力マクロセルのデ
ータを読み出した場合には、実配線パターンデータファ
イル１２から第６図に示すようにアルミ配線４０とオア
回路４２とが作成された実配線パターンデータを選択す
る。

又、データ選択部１３が配置構成用データファイル１１
から２つの入出力マクロセル領域からなる入出力マクロ
セルのデータを読み出した時、入出力用回路及び入出力
用回路とは関係のない論理回路を作成した所望の実配線
パターンデータが実配線パターンデータファイル１２に
ない場合には、例えば第５図に示すように両領域２４に
跨がって入出力用回路２８が作成された実配線パターン
データを選択するとともに、第１０図に示すようにナン
ド回路４６のみが作成された実配線パターンデータを選
択し、データ合成部１４に出力する。

データ合成部１４はデータ選択部１３により選択された
２種類の実配線パターンデータを合成し、出力部１５に
出力する。即ち、例えばデータ選択部１３により実配線
パターンデータファイル１２から第５図及び第１０図に
示す案配線ノくターンデータが読み出されたとすると、
データ合成部１４による合成結果は第１２図に示すもの
となる。

そして、出力部１５はデータ選択部１３又はデータ合成
部１４の出力結果を実レイアウトデータとして出力デー
タファイル１６に出力する。

そして、出力データファイル１６に記憶された実レイア
ウトデータに基づいてゲートアレイ２０（第１３図に示
す）に対して所定のプロセスを施すことによって所望の
機能を構成することができる。

このように、本実施例ではチップ２１の中央部に多数の
内部マクロセル領域２２が形成され、チップ２１の周縁
部に形成した多数のバ・ソド２３と一対一に形成した多
数の入出力マクロセル領域２４を備えたゲートアレイ２
０において、各人出カマクロセル領域２４．２５に必要
な入出力用回路２８、出力用回路又は入力回路（図示路
）を構成するとともに、その入出力用回路２８、出力用
回路又は入力回路を構成するために使用されない素子を
利用してその入出力用回路２８、出力用回路又は入力回
路とは関係のない論理回路を構成したので、チップ２１
上により多くの論理回路を構成することができ、高集積
化を図ることができる。

又、半導体集積回路装置の高集積化に伴って高速化を図
ることができる。

又、本実施例では配置構成用データファイル１１にゲー
トアレイ２０の配置構成後における１つ又は複数の入出
力マクロセル領域からなる各入出力マクロセルの配置位
置を指示する配置構成用データを記憶するとともに、実
配線パターンデータファイル１２に各入出力マクロセル
に入出力用回路及び入出力用回路とは関係のない論理回
路（オア回路、フリップフロップ回路等）を作成した種
々の実配線パターンデータを記憶し、データ選択部１３
により配置構成用データファイル１１から読み出した各
入出力マクロセルの配置構成用データに従い、実配線パ
ターンデータファイル１２から適当な実配線パターンデ
ータを選択し、その選択した実配線パターンデータを出
力部１５により実レイアウトデータとして出力するよう
にした。このため、高集積な半導体集積回路装置を容易
に製造することができる。

又、本実施例では実配線パターンデータファイル１２に
各入出力マクロセルに入出力用回路のみを作成した種々
の実配線パターンデータと、各入出力マクロセルに入出
力用回路とは関係のない論理回路（ナンド回路、フリッ
プフロップ等）のみを作成した種々の実配線パターンデ
ータとを記憶し、配置構成用データファイル１１から読
み出した入出力マクロセルに対して実配線パターンデー
タファイル１２から入出力用回路のみを作成した実配線
パターンデータと、入出力用回路とは関係のない論理回
路のみを作成した実配線パターンデータとを選択し、デ
ータ合成部１４によりそれらの実配線パターンデータを
合成し、その合成結果を出力部１５により実レイアウト
データとして出力するようにした。このため、配置構成
用データに対して任意の入出力用回路及びその入出力用
回路とは関係のない論理回路よりなる実レイアウトデー
タを作成することができ、高集積な半導体集積回路装置
をより容易に製造することができる。

［発明の効果］ 以上詳述したように、第１の発明によれば入出力マクロ
セル領域において入出力用回路を構成する際に使用しな
い素子を利用してその入出力用回路とは関係のない論理
回路を構成することにより、入出力マクロセル領域の素
子を有効利用でき、高集積化及び高速化を図ることがで
きる優れた効果がある。

第２．第４の発明によれば、半導体集積回路装置の高集
積化を容易に行うことができる。

又、第３．第５の発明によれば、半導体集積回路の高集
積化をより容易に行うことができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は一実施例における製造装置の構成を示すブロッ
ク図、 第３〜１１図はそれぞれ実配線パターンデータの一例を
示す図、 第１２図は入出力マクロセルの実レイアウトデータの一
例を示す図、 第１３図はゲートアレイの一例を示す図、第１４図は入
出力用回路を示すブロック図である。 図において、 ■はチップ、 ２は外部入出力端子、 ３は入出力マクロセル領域、 ４は入出力用回路、 ５は論理回路である。

Claims (1)

1. 【特許請求の範囲】 １、チップ（１）上に形成された多数の外部入出力端子
   （２）と、 前記各外部入出力端子（２）と一対一に設けられ、種々
   の入出力用回路（４）を構成可能な素子で決定された多
   数の入出力マクロセル領域（３）と を備えた半導体集積回路装置において、 １つ又は複数の入出力マクロセル領域（３）を入出力マ
   クロセルとし、各入出力マクロセルにおいて必要な入出
   力用回路（４）を構成するとともに、その入出力用回路
   （４）を構成する際に使用しない素子を利用してその入
   出力用回路（４）とは関係のない論理回路（５）を構成
   したことを特徴とする半導体集積回路装置。 ２、チップ上に形成された多数の外部入出力端子と一対
   一に設けられ、種々の入出力用回路を構成可能な素子で
   決定された多数の入出力マクロセル領域を備えた半導体
   集積回路装置を用いて所望の機能を構成するに際し、 予め１つ又は複数の入出力マクロセル領域からなる各入
   出力マクロセルに入出力用回路及び入出力用回路とは関
   係のない論理回路を作成したマクロセルの実配線パター
   ンデータを多数用意しておき、 前記所望の機能を得るための各入出力マクロセルの配置
   構成を決定した後、各入出力マクロセルの配置構成に従
   い、前記用意された多数のマクロセルの実配線パターン
   データから各入出力マクロセルのデータを選択して実配
   線パターンを配置することにより実レイアウトデータを
   作成することを特徴とする半導体集積回路装置の製造方
   法。 ３、チップ上に形成された多数の外部入出力端子と一対
   一に設けられ、種々の入出力用回路を構成可能な素子で
   決定された多数の入出力マクロセル領域を備えた半導体
   集積回路装置を用いて所望の機能を構成するに際し、 予め１つ又は複数の入出力マクロセル領域からなる各入
   出力マクロセルに入出力用回路のみを作成したマクロセ
   ルの実配線パターンデータと、各入出力マクロセルに入
   出力用回路とは関係のない論理回路のみを作成したマク
   ロセルの実配線パターンデータとを異なる種類のマクロ
   セルの実配線パターンデータとしてそれぞれ多数用意し
   ておき、前記所望の機能を得るための各入出力マクロセ
   ルの配置構成を決定した後、各入出力マクロセルの配置
   構成に従い、前記用意された２種類のマクロセルの実配
   線パターンデータからそれぞれ実配線パターンデータを
   選択し、それらを１つの入出力マクロセルの実配線パタ
   ーンとして合成して配置することにより実レイアウトデ
   ータを作成することを特徴とする半導体集積回路装置の
   製造方法。 ４、チップ上に形成された多数の外部入出力端子と一対
   一に設けられ、種々の入出力用回路を構成可能な素子で
   決定された多数の入出力マクロセル領域を備えた半導体
   集積回路装置を用いて所望の機能を構成する製造装置に
   おいて、 １つ又は複数の入出力マクロセル領域からなる各入出力
   マクロセルの配置構成用データが記憶された第１の記憶
   部と、 １つ又は複数の入出力マクロセル領域からなる各入出力
   マクロセルに入出力用回路及び入出力用回路とは関係の
   ない論理回路を作成したマクロセルの実配線パターンデ
   ータが多数記憶された第２の記憶部と、 前記第１の記憶部から順次読み出した各入出力マクロセ
   ルの配置構成用データに従い、前記第２の記憶部から対
   応するマクロセルの実配線パターンデータを選択するデ
   ータ選択部と、 前記データ選択部により選択された実配線パターンデー
   タを当該入出力マクロセルの実レイアウトデータとして
   出力する出力部と を備えたことを特徴とする半導体集積回路装置の製造装
   置。 ５、チップ上に形成された多数の外部入出力端子と一対
   一に設けられ、種々の入出力用回路を構成可能な素子で
   決定された多数の入出力マクロセル領域を備えた半導体
   集積回路装置を用いて所望の機能を構成する製造装置に
   おいて、 １つ又は複数の入出力マクロセル領域からなる各入出力
   マクロセルの配置構成用データが記憶された第１の記憶
   部と、 １つ又は複数の入出力マクロセル領域からなる各入出力
   マクロセルに入出力用回路のみを作成したマクロセルの
   実配線パターンデータと、各入出力マクロセルに入出力
   用回路とは関係のない論理回路のみを作成したマクロセ
   ルの実配線パターンデータとがそれぞれ多数記憶された
   第２の記憶部と、 前記第１の記憶部から順次読み出した各入出力マクロセ
   ルの配置構成用データに従い、前記第２の記憶部から入
   出力用回路のみを作成したマクロセルの実配線パターン
   データと、入出力用回路とは関係のない論理回路のみを
   作成したマクロセルの実配線パターンデータとをそれぞ
   れ選択するデータ選択部と、 前記データ選択部により選択された２種類の実配線パタ
   ーンデータを合成するデータ合成部と、前記データ合成
   部による合成結果を当該入出力マクロセルの実レイアウ
   トデータとして出力する出力部と を備えたことを特徴とする半導体集積回路装置の製造装
   置。