KR100224671B1 - 게이트 어레이의 마스터 슬라이스 구조 - Google Patents

게이트 어레이의 마스터 슬라이스 구조 Download PDF

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Abstract

게이트 어레이의 마스터 슬라이스 구조가 개시되어 있다. 본 발명에 따른 게이트어레이의 마스터 슬라이스 구조는, 다수개의 본딩 패드와, 논리회로가 구성되는 다수개의 내부 베이스 셀과, 상기 다수개의 본딩 패드를 통해 외부와 상기 다수개의 내부 베이스 셀을 신호 인터페이스시키는 다수개의 입출력 베이스 셀을 구비하는 게이트어레이의 마스터 슬라이스에 있어서, 서로 이웃하는 2개씩의 상기 본딩 패드 사이에 상기 입출력 베이스 셀이 2개 이상씩 구비되는 것을 특징으로 한다. 특히 상기 입출력 베이스 셀의 폭은 설계룰과 전기적 특성이 허용하는 최소 크기인 것이 바람직하다. 따라서 본 발명에 따른 게이트어레이의 마스터 슬라이스 구조에서는, 상기 입출력 베이스 셀이 서로 이웃하는 2개씩의 본딩 패드 사이에 2개 이상씩 구비됨으로써, 낮은 구동전류가 필요한 경우에 상기 입출력 베이스 셀을 필요한 개수만 사용할 수 있으므로 칩 면적의 낭비가 적고 또한 입출력 수가 많은 제품을 만들고자 할 때에 칩 크기의 증가를 줄일 수 있는 장점이 있다.

Description

게이트어레이의 마스터 슬라이스 구조
본 발명은 게이트어레이(Gate Array)의 마스터 슬라이스(Master Slice)에 관한 것으로, 특히 낮은 구동전류가 필요한 경우에도 칩 면적의 낭비가 적고 또한 입출력 수가 많은 제품을 만들고자 할 때에 칩 크기의 증가를 줄일 수 있는 게이트어레이의 마스터 슬라이스 구조에 관한 것이다.
반도체 분야에서 ASIC 제품의 중요성이 강조되면서, ASIC 관련기술은 날로 진보를 해가고 있으며, 이와 아울러 ASIC 제품을 사용하는 씨스템 메이커(Maker)는 ASIC 라이브러리(Library)에 대해 다양한 사양을 요구하고 있다. 따라서 ASIC 메이커에서는, 고객의 다양한 요구에 대처하기 위해서 미리 검증된 여러가지의 ASIC 라이브러리를 확보하는 것이 무엇 보다도 중요하고, 특히 다양한 특성을 갖는 입출력(I/O) 셀의 개발이 절실히 요구되고 있다. ASIC 설계를 위해서는 일반적으로 스탠다드 셀(Standard Cell), 게이트어레이(Gate Array), 및 PLD(Programmable Logic Device)가 사용된다. 통상적으로 집적도가 높고 속도등의 성능을 향상시켜야 하는 ASIC에서는 일반적으로 스탠다드 셀 설계방법이 선택되고, 비교적 집적도가 크게 높지 않고 빠른 기간내에 프로토타입(Prototype)을 얻고자 할 때는 게이트어레이 설계방식이 주로 선택된다. 또한 PLD는 집적도가 낮고 즉석에서 씨스템을 구성하고자 할 때에 주로 사용된다. ASIC에서 가장 일반적으로 사용되는 게이트어레이에는 게이트 집적도에 따른 다수개의 마스터 슬라이스(Master Slice)라는 것이 있고, 게이트어레이를 개발할 때는 제품에 따라서 상기 마스터 슬라이스에 금속배선(Metalization)만을 수행함으로써 개발기간을 단축할 수 있는 장점이 있다.
도 1은 종래의 게이트어레이 마스터 슬라이스의 구조를 나타내는 도면이다.
도 1을 참조하면, 종래의 마스터 슬라이스에는 중앙부분에 논리회로를 구성하는 내부 베이스 셀(Base Cell)(1)이 있고 그 주위에 본딩 패드(5)를 통해 입출력 신호의 인터페이스를 담당하는 입출력 베이스 셀(I/O Cell)(3)이 놓여 있다. 상기 입출력 베이스 셀(3)은 폭(W)이 정해져 있고 또한 하나의 입출력 베이스 셀에 대한 최고 구동전류(Maximum Driving Current)가 높게 정해져 있으므로, 낮은 구동전류만 필요한 경우에는 필요한 구동전류량에 비해 상기 입출력 베이스 셀(3)이 차지하는 칩 면적이 지나치게 커서 낭비가 많다. 즉 상기 입출력 베이스 셀(3)의 최고 구동전류가 24mA로 설계되어 있다면, 만약 1mA 나 2mA 정도의 낮은 구동전류만이 필요한 경우에도 24mA로 고정되어 있는 상기 입출력 베이스 셀(3)을 사용할 수밖에 없다. 따라서 종래의 마스터 슬라이스에서의 입출력 베이스 셀은 낮은 구동전류가 필요한 경우에 칩 면적의 낭비를 가져오는 단점이 있다. 또한 통상적으로 게이트어레이 마스터 슬라이스에서는 입출력 베이스 셀(3)과 본딩 패드(5)를 1:1로 매칭시켜 구성하고 있다. 따라서 본딩 패드 피치(P)가 허용하는 최소크기로 입출력 베이스 셀의 폭(W)가 결정해지게 되며, 구동전류 능력에 따라 입출력 베이스 셀의 높이(H)가 결정되게 된다. 그런데 본딩 기술이 발달하게 되어 상기 본딩 패드 피치(P)를 줄일 수 있는 경우, 상기 종래의 마스터 슬라이스에서의 입출력 베이스 셀은 폭(W)가 상기 본딩 패드(5)와 1:1로 매칭되어 구성되어 있으므로 입출력 수가 많은 즉 본딩 패드 수가 많은 제품을 만들고자 할 때는 칩 크기의 증가가 초래되는 문제점이 있다.
따라서 본 발명의 목적은, 낮은 구동전류가 필요한 경우에도 칩 면적의 낭비가 적고 또한 입출력 수가 많은 제품을 만들고자 할 때에 칩 크기의 증가를 줄일 수 있는 게이트어레이의 마스터 슬라이스 구조를 제공하는 데 있다.
도 1은 종래의 게이트어레이 마스터 슬라이스의 구조를 나타내는 도면
도 2는 본 발명의 실시예에 따른 게이트어레이 마스터 슬라이스의 구조
상기 목적을 달성하기 위한 본 발명에 따른 게이트어레이의 마스터 슬라이스 구조는, 다수개의 본딩 패드와, 논리회로가 구성되는 다수개의 내부 베이스 셀과, 상기 다수개의 본딩 패드를 통해 외부와 상기 다수개의 내부 베이스 셀을 신호 인터페이스시키는 다수개의 입출력 베이스 셀을 구비하는 게이트어레이의 마스터 슬라이스에 있어서, 서로 이웃하는 2개씩의 상기 본딩 패드 사이에 상기 입출력 베이스 셀이 2개 이상씩 구비되는 것을 특징으로 한다.
특히 상기 입출력 베이스 셀의 폭은 설계룰과 전기적 특성이 허용하는 최소 크기인 것이 바람직하다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2는 본 발명의 실시예에 따른 게이트어레이 마스터 슬라이스의 구조를 나타내는 도면이다. 여기에서 도 1의 종래의 마스터 슬라이스의 구성요소와 동일한 기능과 구조를 갖는 것에 대해서는 동일 참조번호가 사용되었다.
도 2를 참조하면, 본 발명의 실시예에 따른 마스터 슬라이스의 구조, 즉 다수개의 본딩 패드(5)와, 논리회로가 구성되는 다수개의 내부 베이스 셀(1)과, 상기 다수개의 본딩 패드(5)를 통해 외부와 상기 다수개의 내부 베이스 셀(1)을 신호 인터페이스시키는 다수개의 입출력 베이스 셀(3a)를 구비하는 기본 구조는 도 1의 종래의 마스터 슬라이스 구조와 동일하다. 그러나 본 발명에 따른 마스터 슬라이스의 구조에 있어서는, 서로 이웃하는 2개씩의 상기 본딩 패드(5) 사이에 상기 입출력 베이스 셀(3a)가 2개 이상씩 구비되는 것이 도 1의 종래기술과 다르다. 여기에서 상기 입출력 베이스 셀(3a)의 폭(W)는 설계룰과 전기적 특성이 허용하는 한 최소 크기를 갖도록 구성한다. 따라서 상기 마스터 슬라이스의 구조에서는 필요한 전류 구동능력에 따라 상기 입출력 베이스 셀(3a)의 개수를 융통성있게 선택하여 사용할 수 있다. 즉 폭(W)가 최소크기를 갖도록 구성된 상기 입출력 베이스 셀(3a)의 전류 구동능력이 0.5mA로 결정되어 있다면, 1mA의 전류 구동능력이 필요할 경우에는 상기 입출력 베이스 셀(3a)를 2개 사용하고 24mA의 전류 구동능력이 필요할 경우에는 상기 입출력 베이스 셀(3a)를 48개 사용하는 것이다. 또한 향후 본딩 기술이 발달되어 본딩 패드 피치(P)가 줄어들 경우에도, 상기 입출력 베이스 셀(3a)가 최소크기로 구성되어 있으므로 본딩 패드가 많은 제품을 만들고자 할 때 칩 크기가 증가되는 것을 막을 수 있다.
따라서 본 발명에 따른 게이트어레이의 마스터 슬라이스 구조에서는, 폭이 설계룰과 전기적 특성이 허용하는 한 최소 크기를 갖도록 구성된 입출력 베이스 셀이 서로 이웃하는 2개씩의 본딩 패드 사이에 2개 이상씩 구비됨으로써, 낮은 구동전류가 필요한 경우에 상기 입출력 베이스 셀을 필요한 개수만 사용할 수 있으므로 칩 면적의 낭비가 적고 또한 입출력 수가 많은 제품을 만들고자 할 때에 칩 크기의 증가를 줄일 수 있는 장점이 있다.

Claims (2)

  1. 다수개의 본딩 패드와, 논리회로가 구성되는 다수개의 내부 베이스 셀과, 상기 다수개의 본딩 패드를 통해 외부와 상기 다수개의 내부 베이스 셀을 신호 인터페이스시키는 다수개의 입출력 베이스 셀을 구비하는 게이트어레이의 마스터 슬라이스에 있어서, 서로 이웃하는 2개씩의 상기 본딩 패드 사이에 상기 입출력 베이스 셀이 2개 이상씩 구비되는 것을 특징으로 하는 게이트어레이의 마스터 슬라이스 구조.
  2. 제1항에 있어서, 상기 입출력 베이스 셀의 폭은 설계룰과 전기적 특성이 허용하는 최소 크기인 것을 특징으로 하는 게이트어레이의 마스터 슬라이스 구조
KR1019960065520A 1996-12-13 1996-12-13 게이트 어레이의 마스터 슬라이스 구조 KR100224671B1 (ko)

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* Cited by examiner, † Cited by third party
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JPH0536945A (ja) * 1991-08-01 1993-02-12 Seiko Epson Corp マスタスライス型半導体集積回路装置

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* Cited by examiner, † Cited by third party
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JPH0536945A (ja) * 1991-08-01 1993-02-12 Seiko Epson Corp マスタスライス型半導体集積回路装置

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