JPS6089955A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6089955A JPS6089955A JP58197805A JP19780583A JPS6089955A JP S6089955 A JPS6089955 A JP S6089955A JP 58197805 A JP58197805 A JP 58197805A JP 19780583 A JP19780583 A JP 19780583A JP S6089955 A JPS6089955 A JP S6089955A
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- JP
- Japan
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- region
- rom
- integrated circuit
- external
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000010586 diagram Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は集積回路を構成する各種パターン領域の一部
全除去し、この除去した領域の機能と同等の機能を有す
る外部の集積回路と接続し得るようにした半導体装置に
関するものである。
全除去し、この除去した領域の機能と同等の機能を有す
る外部の集積回路と接続し得るようにした半導体装置に
関するものである。
この種装置として、従来、リードオンリメモリ（以下Ｒ
ＯＭという）を外付けで接続することによシ、ＲＯＭ
ｋ内蔵した集積回路と同等の機能となる半導体装置がめ
った。ＲＯＭのみを外付けとすることによジ、プログラ
ムの変更が容易に可能となるほか、特定の用途に設計さ
れた半導体装置が任意の機能全満足する新たな半導体装
置として仕向けられるなど設計の自由度に融通會もたら
すものでるる。しかしながら、このような外付けＲＯＭ
ｋ接続するタイプの集積回路は、通常、殆んどのパタ
ーン全書き直して適合させていたので、新しく半導体装
置を設計し直すことになって開発期間が長期にわたるこ
とが多く、また半導体装置の外部に新たに信号を取り出
す工夫をしなければならず、それゆえ集積回路のチップ
周辺に設けるパッド数が増加し、またチップサイズも大
きくなるなどという欠点があった。
ＯＭという）を外付けで接続することによシ、ＲＯＭ
ｋ内蔵した集積回路と同等の機能となる半導体装置がめ
った。ＲＯＭのみを外付けとすることによジ、プログラ
ムの変更が容易に可能となるほか、特定の用途に設計さ
れた半導体装置が任意の機能全満足する新たな半導体装
置として仕向けられるなど設計の自由度に融通會もたら
すものでるる。しかしながら、このような外付けＲＯＭ
ｋ接続するタイプの集積回路は、通常、殆んどのパタ
ーン全書き直して適合させていたので、新しく半導体装
置を設計し直すことになって開発期間が長期にわたるこ
とが多く、また半導体装置の外部に新たに信号を取り出
す工夫をしなければならず、それゆえ集積回路のチップ
周辺に設けるパッド数が増加し、またチップサイズも大
きくなるなどという欠点があった。
この発明は、従来の半導体装置における欠点全除去する
ためになされたものであり、中央演算処理装置（以下Ｃ
ＰＵという）、ＲＯＭ、ランダムアクセスメモリ（以下
ＲＡＭという） などの機能を実現するパターン領域を
チップ内に備えた集積回路において、この集積回路に対
し外付けで使用したい機能がめる場合、その機能を有す
るチップ内のパターン領域全除去したその領域に配線用
バンドを設けるとともに、外部と接続する端子全新たに
設けてこのパッドに接続し、外付けで使用するために必
要な入出力信号金集積回路の外に出し、他の変更する必
要のないパターン領域はそのまま使用するようにしたも
のでるる。
ためになされたものであり、中央演算処理装置（以下Ｃ
ＰＵという）、ＲＯＭ、ランダムアクセスメモリ（以下
ＲＡＭという） などの機能を実現するパターン領域を
チップ内に備えた集積回路において、この集積回路に対
し外付けで使用したい機能がめる場合、その機能を有す
るチップ内のパターン領域全除去したその領域に配線用
バンドを設けるとともに、外部と接続する端子全新たに
設けてこのパッドに接続し、外付けで使用するために必
要な入出力信号金集積回路の外に出し、他の変更する必
要のないパターン領域はそのまま使用するようにしたも
のでるる。
さて、この発明の一実施例につき図面を参照して説明す
る。なお、同一要素には同一符号を付す。
る。なお、同一要素には同一符号を付す。
第１図は、開発の対象となる集積回路のチップを示す概
略構成図でめる。ここで１は集積回路の１チツプ、２は
ＲＡＭパターン領域、３はＲＯＭパターン領域、４はＣ
ＰＵパターン領域でるり、通常のチップ構成を示してい
る。なお、各領域を結ぶ配線、配線パッドおよび外部の
装置に信号全入出力する端子は図示していない。
略構成図でめる。ここで１は集積回路の１チツプ、２は
ＲＡＭパターン領域、３はＲＯＭパターン領域、４はＣ
ＰＵパターン領域でるり、通常のチップ構成を示してい
る。なお、各領域を結ぶ配線、配線パッドおよび外部の
装置に信号全入出力する端子は図示していない。
第２図は、このように構成された集積回路のＲＯＭパタ
ーン領域３を外付けＲＯＭとした場合の集積回路のチッ
プを示す概略構成図でるる。図において、５は第１図に
示したＲＯＭパターン領域３を除去した領域であり、６
はこの除去した領域に設けた配線用パッドでるる。この
配線用パッド６は集積回路１のパッケージに新たに設け
られた図示しない端子に接続され、そしてこの新たに設
けられた図示しない端子と外付けＲＯＭとが接続されて
信号などの入出力が行なわれ、外付けＲＯＭが動作する
ようになる。したがって、第１図に示したＲＯＭパター
ン領域の機能と同等の動作がこの外付けＲＯＭにより得
られ、集積回路の動作は第１図のものも第２図のものも
同等のものとなる。なお、第１図に示したＲＯＭパター
ン領域３の周辺には、アドレスバスやデータバスが配線
してめるので、外付けＲＯＭ用に必要な信号などは第２
図に示した配線用パッドにより容易に得られる。
ーン領域３を外付けＲＯＭとした場合の集積回路のチッ
プを示す概略構成図でるる。図において、５は第１図に
示したＲＯＭパターン領域３を除去した領域であり、６
はこの除去した領域に設けた配線用パッドでるる。この
配線用パッド６は集積回路１のパッケージに新たに設け
られた図示しない端子に接続され、そしてこの新たに設
けられた図示しない端子と外付けＲＯＭとが接続されて
信号などの入出力が行なわれ、外付けＲＯＭが動作する
ようになる。したがって、第１図に示したＲＯＭパター
ン領域の機能と同等の動作がこの外付けＲＯＭにより得
られ、集積回路の動作は第１図のものも第２図のものも
同等のものとなる。なお、第１図に示したＲＯＭパター
ン領域３の周辺には、アドレスバスやデータバスが配線
してめるので、外付けＲＯＭ用に必要な信号などは第２
図に示した配線用パッドにより容易に得られる。
なお、この実施例においては、ＲＯＭパターン領域３を
チップ１から除去してその領域５に配線用パッド６を設
け、さらに別に設けた図示せぬ端子に配線して外付けＲ
ＯＭ ｅ接続するようにしたが、は力≧にＲＡＭパター
ン領域２やＣＰＵパターン領域４に対しても同様にして
外付けとすることも可能である。
チップ１から除去してその領域５に配線用パッド６を設
け、さらに別に設けた図示せぬ端子に配線して外付けＲ
ＯＭ ｅ接続するようにしたが、は力≧にＲＡＭパター
ン領域２やＣＰＵパターン領域４に対しても同様にして
外付けとすることも可能である。
すなわち、その機能しているパターン領域を除去し、そ
のパターン領域ＶＣ配線用パッドを設け、外付は装置に
必要な信号を集積回路のパッケージの新たに設けた端子
に導くように配線し、そしてこの新たに設けた端子と外
付は装置とを接続することにより、本来の集積回路と全
く同等の機能を得ることができるのでめる。
のパターン領域ＶＣ配線用パッドを設け、外付は装置に
必要な信号を集積回路のパッケージの新たに設けた端子
に導くように配線し、そしてこの新たに設けた端子と外
付は装置とを接続することにより、本来の集積回路と全
く同等の機能を得ることができるのでめる。
また、パッケージに新たに設けた端子の出し方は、たと
えば本来の集積回路のパッケージの上面または下面にソ
ケットを設け、このソケツｌ−外付けするＲＡＭ、ＲＯ
Ｍ ”ｔたけ ＣＰＵなどの集積回路のピン配置に合う
ようにすれば、パッケージの上面または下面に外付けＲ
ＡＭ、ＲＯＭ 、またはＣＰＵなどを容易に接続するこ
とができる。
えば本来の集積回路のパッケージの上面または下面にソ
ケットを設け、このソケツｌ−外付けするＲＡＭ、ＲＯ
Ｍ ”ｔたけ ＣＰＵなどの集積回路のピン配置に合う
ようにすれば、パッケージの上面または下面に外付けＲ
ＡＭ、ＲＯＭ 、またはＣＰＵなどを容易に接続するこ
とができる。
さらに、本来の集積回路に形成されたＲＡＭパターン領
域、ＲＯＭパターン領域またはＣＰＵパターン領域々ど
の配置はどのようになっていてもよい。
域、ＲＯＭパターン領域またはＣＰＵパターン領域々ど
の配置はどのようになっていてもよい。
この発明によれば、本来の集積回路全構成するＲＯＭ
、 ＲＡＭまたはＣＰＵなどの機能を外付は装置で実現
する場合、本来の集積回路からその機能のパターン領域
全除去し、そのパターン領域に配線用パッドを設けるこ
とにより、外付はタイプの集積回路を非常に短期間で開
発することが可能となり、また集積回路のチップサイズ
も変わることはないなど多くの利点を有する。
、 ＲＡＭまたはＣＰＵなどの機能を外付は装置で実現
する場合、本来の集積回路からその機能のパターン領域
全除去し、そのパターン領域に配線用パッドを設けるこ
とにより、外付はタイプの集積回路を非常に短期間で開
発することが可能となり、また集積回路のチップサイズ
も変わることはないなど多くの利点を有する。
第１図は開発の対象となる集積回路のチップを示す概略
構成図、第２図はＲＯＭパターン領域を外付けＲＯＭと
した場合の集積回路のチップを示す概略構成図である。 １・−一・集積回路のチップ、２・・・・ＲＡＭパター
ン領ｔ３・・・・ＲＯＭパターン領域、４・・・・ＣＰ
Ｉ−■パターン領域、 ５・・・・除去したパターン領
域、６・・・・配線用パッド。 代理人 大岩増雄 第１図 第２図 ２７９−
構成図、第２図はＲＯＭパターン領域を外付けＲＯＭと
した場合の集積回路のチップを示す概略構成図である。 １・−一・集積回路のチップ、２・・・・ＲＡＭパター
ン領ｔ３・・・・ＲＯＭパターン領域、４・・・・ＣＰ
Ｉ−■パターン領域、 ５・・・・除去したパターン領
域、６・・・・配線用パッド。 代理人 大岩増雄 第１図 第２図 ２７９−
Claims (1)
- 中央演算処理装置、リードオンリメモリ、ランダムアク
セスメモリなどのパターン領域を備えた集積回路におい
て、該パターン領域の少なくとも１つを該集積回路から
除去したその領域に配線用パッドを設けるとともに、該
パッドに接続して除去したその領域の機能と同等の機能
を有する外部の集積回路に必要な信号が入出力される端
子を新たに設けた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58197805A JPS6089955A (ja) | 1983-10-21 | 1983-10-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58197805A JPS6089955A (ja) | 1983-10-21 | 1983-10-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6089955A true JPS6089955A (ja) | 1985-05-20 |
| JPH0514428B2 JPH0514428B2 (ja) | 1993-02-25 |
Family
ID=16380638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58197805A Granted JPS6089955A (ja) | 1983-10-21 | 1983-10-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6089955A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0194205A2 (en) * | 1985-03-08 | 1986-09-10 | Fujitsu Limited | A method for fabricating A 1-chip microcomputer |
| US5184208A (en) * | 1987-06-30 | 1993-02-02 | Hitachi, Ltd. | Semiconductor device |
| US5616939A (en) * | 1993-09-03 | 1997-04-01 | Nec Corporation | Semiconductor device including rectangular functional blocks having at least one common length |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS542683A (en) * | 1977-06-08 | 1979-01-10 | Seiko Epson Corp | Semiconductor chip |
-
1983
- 1983-10-21 JP JP58197805A patent/JPS6089955A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS542683A (en) * | 1977-06-08 | 1979-01-10 | Seiko Epson Corp | Semiconductor chip |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0194205A2 (en) * | 1985-03-08 | 1986-09-10 | Fujitsu Limited | A method for fabricating A 1-chip microcomputer |
| US4833620A (en) * | 1985-03-08 | 1989-05-23 | Fujitsu Limited | Method for fabricating a 1-chip microcomputer |
| US5184208A (en) * | 1987-06-30 | 1993-02-02 | Hitachi, Ltd. | Semiconductor device |
| US5616939A (en) * | 1993-09-03 | 1997-04-01 | Nec Corporation | Semiconductor device including rectangular functional blocks having at least one common length |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0514428B2 (ja) | 1993-02-25 |
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