JPH0514428B2 - - Google Patents
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- Publication number
- JPH0514428B2 JPH0514428B2 JP58197805A JP19780583A JPH0514428B2 JP H0514428 B2 JPH0514428 B2 JP H0514428B2 JP 58197805 A JP58197805 A JP 58197805A JP 19780583 A JP19780583 A JP 19780583A JP H0514428 B2 JPH0514428 B2 JP H0514428B2
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- rom
- pattern area
- external
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は集積回路を構成する各種パターン領
域の一部を除去し、この除去した領域の機能と同
等の機能を有する外部の集積回路と接続し得るよ
うにした半導体装置に関するものである。
域の一部を除去し、この除去した領域の機能と同
等の機能を有する外部の集積回路と接続し得るよ
うにした半導体装置に関するものである。
この種装置として、従来、リードオンリメモリ
（以下ROMという）を外付けで接続することに
より、ROMを内蔵した集積回路と同等の機能と
なる半導体装置があつた。ROMのみを外付けと
することにより、プログラムの変更が容易に可能
となるほか、特定の用途に設計された半導体装置
が任意の機能を満足する新たな半導体装置として
仕向けられるなど設計の自由度に融通をもたらす
ものである。しかしながら、このような外付け
ROMを接続するタイプの集積回路は、通常、殆
んどのパターンを書き直して適合させていたの
で、新しく半導体装置を設計し直すことになつて
開発期間が長期にわたることが多く、また半導体
装置の外部に新たに信号を取り出す工夫をしなけ
ればならず、それゆえ集積回路のチツプ周辺に設
けるパツド数が増加し、またチツプサイズも大き
くなるなどという欠点があつた。
（以下ROMという）を外付けで接続することに
より、ROMを内蔵した集積回路と同等の機能と
なる半導体装置があつた。ROMのみを外付けと
することにより、プログラムの変更が容易に可能
となるほか、特定の用途に設計された半導体装置
が任意の機能を満足する新たな半導体装置として
仕向けられるなど設計の自由度に融通をもたらす
ものである。しかしながら、このような外付け
ROMを接続するタイプの集積回路は、通常、殆
んどのパターンを書き直して適合させていたの
で、新しく半導体装置を設計し直すことになつて
開発期間が長期にわたることが多く、また半導体
装置の外部に新たに信号を取り出す工夫をしなけ
ればならず、それゆえ集積回路のチツプ周辺に設
けるパツド数が増加し、またチツプサイズも大き
くなるなどという欠点があつた。
この発明は、従来の半導体装置における欠点を
除去するためになされたものであり、中央演算処
理装置（以下CPUという）、ROM、ランダムア
クセスメモリ（以下RAMという）などの機能を
実現するパターン領域をチツプ内に備えた集積回
路において、この集積回路に対し外付けで使用し
たい機能がある場合、その機能を有するチツプ内
のパターン領域を除去したその領域に配線用パツ
ドを設けるとともに、外部と接続する端子を新た
に設けてこのパツドを接続し、外付けで使用する
ために必要な入出力信号を集積回路の外に出し、
他の変更する必要のないパターン領域はそのまま
使用するようにしたものである。
除去するためになされたものであり、中央演算処
理装置（以下CPUという）、ROM、ランダムア
クセスメモリ（以下RAMという）などの機能を
実現するパターン領域をチツプ内に備えた集積回
路において、この集積回路に対し外付けで使用し
たい機能がある場合、その機能を有するチツプ内
のパターン領域を除去したその領域に配線用パツ
ドを設けるとともに、外部と接続する端子を新た
に設けてこのパツドを接続し、外付けで使用する
ために必要な入出力信号を集積回路の外に出し、
他の変更する必要のないパターン領域はそのまま
使用するようにしたものである。
さて、この発明の一実施例につき図面を参照し
て説明する。なお、同一要素には同一符号を付
す。
て説明する。なお、同一要素には同一符号を付
す。
第１図は、開発の対象となる集積回路のチツプ
を示す概略構成図である。ここで１は集積回路の
１チツプ、２はRAMパターン領域、３ROMパ
ターン領域、４はCPUパターン領域であり、通
常のチツプ構成を示している。なお、各領域を結
ぶ配線、配線パツドおよび外部の装置に信号を入
出力する端子は図示していない。
を示す概略構成図である。ここで１は集積回路の
１チツプ、２はRAMパターン領域、３ROMパ
ターン領域、４はCPUパターン領域であり、通
常のチツプ構成を示している。なお、各領域を結
ぶ配線、配線パツドおよび外部の装置に信号を入
出力する端子は図示していない。
第２図は、このように構成された集積回路の
ROMパターン領域３を外付けROMとした場合
の集積回路のチツプを示す概略構成図である。図
において、５は第１図に示したROMパターン領
域３を除去した領域であり、６はこの除去した領
域に設けた配線用パツドである。この配線用パツ
ド６は集積回路１のパツケージに新たに設けられ
た図示しない端子に接続され、そしてこの新たに
設けられた図示しない端子と外付けROMとが接
続されて信号などの入出力が行われ、外付け
ROMが動作するようになる。したがつて、第１
図に示したROMパターン領域の機能と同等の動
作がこの外付けROMにより得られ、集積回路の
動作は第１図のものも第２図のものも同等のもの
となる。なお、第１図に示したROMパターン領
域３の周辺には、アドレスバスやデータバスが配
線してあるので、外付けROM用に必要な信号な
どは第２図に示した配線用パツドにより容易に得
られる。
ROMパターン領域３を外付けROMとした場合
の集積回路のチツプを示す概略構成図である。図
において、５は第１図に示したROMパターン領
域３を除去した領域であり、６はこの除去した領
域に設けた配線用パツドである。この配線用パツ
ド６は集積回路１のパツケージに新たに設けられ
た図示しない端子に接続され、そしてこの新たに
設けられた図示しない端子と外付けROMとが接
続されて信号などの入出力が行われ、外付け
ROMが動作するようになる。したがつて、第１
図に示したROMパターン領域の機能と同等の動
作がこの外付けROMにより得られ、集積回路の
動作は第１図のものも第２図のものも同等のもの
となる。なお、第１図に示したROMパターン領
域３の周辺には、アドレスバスやデータバスが配
線してあるので、外付けROM用に必要な信号な
どは第２図に示した配線用パツドにより容易に得
られる。
なお、この実施例においては、ROMパターン
領域３をチツプ１から除去してその領域５に配線
用パツド６を設け、さらに別に設けた図示せぬ端
子に配線して外付けROMを接続するようにした
が、ほかにRAMパターン領域２やCPUパターン
領域４に対しても同様にして外付けとすることも
可能である。
領域３をチツプ１から除去してその領域５に配線
用パツド６を設け、さらに別に設けた図示せぬ端
子に配線して外付けROMを接続するようにした
が、ほかにRAMパターン領域２やCPUパターン
領域４に対しても同様にして外付けとすることも
可能である。
すなわち、その機能しているパターン領域を除
去し、そのパターン領域に配線用パツドを設け、
外付け装置に必要な信号を集積回路のパツケージ
の新たに設けた端子に導くように配線し、そして
この新たに設けた端子と外付け装置とを接続する
ことにより、本来の集積回路と全く同等の機能を
得ることができるのである。
去し、そのパターン領域に配線用パツドを設け、
外付け装置に必要な信号を集積回路のパツケージ
の新たに設けた端子に導くように配線し、そして
この新たに設けた端子と外付け装置とを接続する
ことにより、本来の集積回路と全く同等の機能を
得ることができるのである。
また、パツケージに新たに設けた端子の出し方
は、たとえば本来の集積回路のパツケージの上面
または下面にソケツトを設け、このソケツトを外
付けするRAM、ROMまたはCPUなどの集積回
路のピン配置に合うようにすれば、パツケージの
上面または下面に外付けRAM、ROM、または
CPUなどを容易に接続することができる。
は、たとえば本来の集積回路のパツケージの上面
または下面にソケツトを設け、このソケツトを外
付けするRAM、ROMまたはCPUなどの集積回
路のピン配置に合うようにすれば、パツケージの
上面または下面に外付けRAM、ROM、または
CPUなどを容易に接続することができる。
さらに、本来の集積回路に形成されたRAMパ
ターン領域、ROMパターン領域またはCPUパタ
ーン領域などの配線はどのようになつていてもよ
い。
ターン領域、ROMパターン領域またはCPUパタ
ーン領域などの配線はどのようになつていてもよ
い。
この発明によれば、本来の集積回路を構成する
ROM、RAMまたはCPUなどの機能を外付け装
置で実現する場合、本来の集積回路からその機能
のパターン領域を除去し、そのパターン領域に配
線用パツドを設けることにより、外付けタイプの
集積回路を非常に短期間で開発することが可能と
なり、また集積回路のチツプサイズも変わること
はないなど多くの利点を有する。
ROM、RAMまたはCPUなどの機能を外付け装
置で実現する場合、本来の集積回路からその機能
のパターン領域を除去し、そのパターン領域に配
線用パツドを設けることにより、外付けタイプの
集積回路を非常に短期間で開発することが可能と
なり、また集積回路のチツプサイズも変わること
はないなど多くの利点を有する。
第１図は開発の対象となる集積回路のチツプを
示す概略構成図、第２図はROMパターン領域を
外付けROMとした場合の集積回路のチツプを示
す概略構成図である。 １……集積回路のチツプ、２……RAMパター
ン領域、３……ROMパターン領域、４……CPU
パターン領域、５……除去したパターン領域、６
……配線用パツド。
示す概略構成図、第２図はROMパターン領域を
外付けROMとした場合の集積回路のチツプを示
す概略構成図である。 １……集積回路のチツプ、２……RAMパター
ン領域、３……ROMパターン領域、４……CPU
パターン領域、５……除去したパターン領域、６
……配線用パツド。
Claims (1)
- １ 中央演算処理装置、リードオンリメモリ、ラ
ンダムアクセスメモリのパターン領域を備えた集
積回路において、該パターン領域の少なくとも１
つを該集積回路から除去したその領域に配線用パ
ツドを設けるとともに、該パツドに接続して除去
したその領域の機能と同等の機能を有する外部の
集積回路に必要な信号が入出力される端子を新た
に設けた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58197805A JPS6089955A (ja) | 1983-10-21 | 1983-10-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58197805A JPS6089955A (ja) | 1983-10-21 | 1983-10-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6089955A JPS6089955A (ja) | 1985-05-20 |
| JPH0514428B2 true JPH0514428B2 (ja) | 1993-02-25 |
Family
ID=16380638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58197805A Granted JPS6089955A (ja) | 1983-10-21 | 1983-10-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6089955A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61222148A (ja) * | 1985-03-08 | 1986-10-02 | Fujitsu Ltd | １チツプマイクロコンピユ−タの製造方法 |
| US5184208A (en) * | 1987-06-30 | 1993-02-02 | Hitachi, Ltd. | Semiconductor device |
| JP3150020B2 (ja) * | 1993-09-03 | 2001-03-26 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS542683A (en) * | 1977-06-08 | 1979-01-10 | Seiko Epson Corp | Semiconductor chip |
-
1983
- 1983-10-21 JP JP58197805A patent/JPS6089955A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS542683A (en) * | 1977-06-08 | 1979-01-10 | Seiko Epson Corp | Semiconductor chip |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6089955A (ja) | 1985-05-20 |
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