JPS63161655A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS63161655A JPS63161655A JP30794586A JP30794586A JPS63161655A JP S63161655 A JPS63161655 A JP S63161655A JP 30794586 A JP30794586 A JP 30794586A JP 30794586 A JP30794586 A JP 30794586A JP S63161655 A JPS63161655 A JP S63161655A
- Authority
- JP
- Japan
- Prior art keywords
- region
- circuit
- layout pattern
- outside
- layout
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000006870 function Effects 0.000 claims abstract description 10
- 238000000926 separation method Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 4
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野〕
この発明はレイアウト方式を改良した半導体乗積回路に
関する。
関する。
（従来の技術）
半導体集積回路のレイアウト実現法としてＣＰＵ 。
メモＩＪ 、 ’ＣＰ Ｕ周辺回路等の既設計ブロック
をマクロとして利用するレイアウト実現法がある。第４
図はこのような方法の１つであるいわゆるコアプロセッ
サ方式の概念を示す図である。この半導体集積回路は、
基板１０上に２つのマイクロプロセッサ１１．１２と、
２つのメモリ１３，１４および入出力回路１５とで主に
構成されている。
をマクロとして利用するレイアウト実現法がある。第４
図はこのような方法の１つであるいわゆるコアプロセッ
サ方式の概念を示す図である。この半導体集積回路は、
基板１０上に２つのマイクロプロセッサ１１．１２と、
２つのメモリ１３，１４および入出力回路１５とで主に
構成されている。
本手法によれば既設計ブロックを利用して設計する事に
より設計期間を大幅に短縮できる利点がある。この手法
では、コアプロセッサは機能的には既存の一般的マイク
ロプロセッサであるので既設計のレイアウトパターンを
利用する事ができる。
より設計期間を大幅に短縮できる利点がある。この手法
では、コアプロセッサは機能的には既存の一般的マイク
ロプロセッサであるので既設計のレイアウトパターンを
利用する事ができる。
この種の手法は、例えばＩ ＥＥＢ １９８５ ’ Ｃ
ｕｓｔｏｍＩｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔ
Ｃｏｎｆｅｒｅｎｃｅ” Ｐ、Ｐ、２６７ ２７１ｉ
こ記載されている。この場合コアプロセッサについては
既存の機能と同一であるのでレイアウトについても単体
のＣＰＵと同一パターンを利用できる事が設計効率上は
のぞましい。しかし単体ＣＰＵにおいては半導体集積回
路の外部との信号の授受のために特別に駆動力を強化し
たり、内部回路を保護するための特殊回路等が附加され
ているため本来の機能を実現するのに必要以上のチップ
面積を要する事となった。これらの附加的回路はコアプ
ロセッサとして半導体集積回路の部分回路としてチップ
上に実装する場合は不要な場合が多い。
ｕｓｔｏｍＩｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔ
Ｃｏｎｆｅｒｅｎｃｅ” Ｐ、Ｐ、２６７ ２７１ｉ
こ記載されている。この場合コアプロセッサについては
既存の機能と同一であるのでレイアウトについても単体
のＣＰＵと同一パターンを利用できる事が設計効率上は
のぞましい。しかし単体ＣＰＵにおいては半導体集積回
路の外部との信号の授受のために特別に駆動力を強化し
たり、内部回路を保護するための特殊回路等が附加され
ているため本来の機能を実現するのに必要以上のチップ
面積を要する事となった。これらの附加的回路はコアプ
ロセッサとして半導体集積回路の部分回路としてチップ
上に実装する場合は不要な場合が多い。
（発明が解決しようとする問題点）
従来は上記のような理由によって単体のＣＰＵ用のレイ
アウトとコアプロセッサ用のレイアウトは別個に設計し
ており開発工数の観点等から見ても不利であった。本発
明の目的は単体ＣＰＵとコアプロセッサにおいて同一レ
イアウトパターンを部分的に共有可能にする事にある。
アウトとコアプロセッサ用のレイアウトは別個に設計し
ており開発工数の観点等から見ても不利であった。本発
明の目的は単体ＣＰＵとコアプロセッサにおいて同一レ
イアウトパターンを部分的に共有可能にする事にある。
（問題点を解決するための手段）
同一レイアウトパターンを共有可能とするためにチップ
レイアウト上に直角多角形の部分領域を定義し、その領
域の内部においてコアプロセッサとしての機能を実現し
、その領域の外部において単体ＣＰＵとして機能させる
事を目的とする回路を実現する。このようにレイアウト
パターンを実現する事によりコアプロセッサとして利用
する場合はレイアウトパターンの部分領域内部を切り出
して使用し、単体ＣＰＵとして利用する場合は全レイア
ウトパターンを使用する。このようなレイアウトパター
ンを実現するために領域内部と外部において必要な同一
の論理的意味を持つ信号を作り、領域外部を切り離して
も所望の機能を実現できるようにする。
レイアウト上に直角多角形の部分領域を定義し、その領
域の内部においてコアプロセッサとしての機能を実現し
、その領域の外部において単体ＣＰＵとして機能させる
事を目的とする回路を実現する。このようにレイアウト
パターンを実現する事によりコアプロセッサとして利用
する場合はレイアウトパターンの部分領域内部を切り出
して使用し、単体ＣＰＵとして利用する場合は全レイア
ウトパターンを使用する。このようなレイアウトパター
ンを実現するために領域内部と外部において必要な同一
の論理的意味を持つ信号を作り、領域外部を切り離して
も所望の機能を実現できるようにする。
ここでこの領域の境界と交叉する配線としては電源およ
びグランド線と各論理ゲートつまりＮＯＲ。
びグランド線と各論理ゲートつまりＮＯＲ。
ＯＲ等の入出力信号線および入出力線等とし％電源から
グランドに各トランジスタのソース／ドレイン又はコレ
クター／エミッタを介して連結する径路を境界と交叉さ
せない。
グランドに各トランジスタのソース／ドレイン又はコレ
クター／エミッタを介して連結する径路を境界と交叉さ
せない。
（作用）
所望の論理信号については同一の論理的意味を持つ信号
を作成しておく事により内部領域のみによっても機能的
に同一の機能を実現できる。電源およびグランド線につ
いては境界により切断した場合にも、内部領域に対して
別途電源を供給する事が可能である。電源線およびグラ
ンド線を途中で切断した場合にも外部において接続する
事により内部領域を 立して作用させる事が可能である
。
を作成しておく事により内部領域のみによっても機能的
に同一の機能を実現できる。電源およびグランド線につ
いては境界により切断した場合にも、内部領域に対して
別途電源を供給する事が可能である。電源線およびグラ
ンド線を途中で切断した場合にも外部において接続する
事により内部領域を 立して作用させる事が可能である
。
（実施例）
第１図は本発明における実施例であり、第２図は電源線
、グランド線の設計法を示している。符号１は領域を示
し、２は内部と外部を分離する境界、３は外部パッドに
論理的に等価な信号の位置。
、グランド線の設計法を示している。符号１は領域を示
し、２は内部と外部を分離する境界、３は外部パッドに
論理的に等価な信号の位置。
４は入出力回路およびパッドを示す。破線で示した領域
の内部においてもＡ点およびＢ点に電源およびグランド
を接続する事により内部回路に電源を供給する事ができ
る。第３図に示したように入力、出力および双方向の外
部パッドに対して内部領域と外部領域で共通の論理的信
号を作成する事ができる。尚、第３図中の（ａ）は出力
回路、（ｂ）は入力回路、Ｉｃ）は双方向性回路を示す
図である。
の内部においてもＡ点およびＢ点に電源およびグランド
を接続する事により内部回路に電源を供給する事ができ
る。第３図に示したように入力、出力および双方向の外
部パッドに対して内部領域と外部領域で共通の論理的信
号を作成する事ができる。尚、第３図中の（ａ）は出力
回路、（ｂ）は入力回路、Ｉｃ）は双方向性回路を示す
図である。
本発明の他の実施例としてはコアプロセッサー等に利用
する場合に不必要な回路を外部領域に置く事によりコア
プロセッサーの面積を圧縮できる。
する場合に不必要な回路を外部領域に置く事によりコア
プロセッサーの面積を圧縮できる。
本発明によりコアプロセッサ型の半導体集積回路用のコ
アプロセッサーと単体ＣＰ Ｕ ｆこおいてレイアウト
パターンを共通化するとともにコアプロセッサーの面積
を小さくする事ができる。
アプロセッサーと単体ＣＰ Ｕ ｆこおいてレイアウト
パターンを共通化するとともにコアプロセッサーの面積
を小さくする事ができる。
第１図は本発明の方式により設計した集積回路のレイア
ウトの概念図、第２図は本発明の方式における電源およ
びグランド配線の例を示した回路図、第３図は本発明の
方式を実現するための入出力回路の例であり内部と外部
で同一信号を作成する回路図、第４図は既設針ブロック
を利用した半導体集積回路の例を示す回路講成図である
。 １・・・領域、２・・・内部と外部とを分離する境界。 ３・・・外部のパッドに理論的に等価な信号の位置。 ４・・・入出力回路及びパッド。 代理人 弁理士 則 近 憲 佑 同 竹 花、喜久男 第１図 ヅ１ ／３ 第４図
ウトの概念図、第２図は本発明の方式における電源およ
びグランド配線の例を示した回路図、第３図は本発明の
方式を実現するための入出力回路の例であり内部と外部
で同一信号を作成する回路図、第４図は既設針ブロック
を利用した半導体集積回路の例を示す回路講成図である
。 １・・・領域、２・・・内部と外部とを分離する境界。 ３・・・外部のパッドに理論的に等価な信号の位置。 ４・・・入出力回路及びパッド。 代理人 弁理士 則 近 憲 佑 同 竹 花、喜久男 第１図 ヅ１ ／３ 第４図
Claims (1)
- チップレイアウト上に直角多角形から成る領域を定義し
、この領域の境界によって半導体集積回路を分離し、前
記領域の内部と外部で論理的に等価な信号を作り、この
境界による分離によっても電源系の回路が開放されず、
分離された領域の内部または外部で個別に機能する事を
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30794586A JPS63161655A (ja) | 1986-12-25 | 1986-12-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30794586A JPS63161655A (ja) | 1986-12-25 | 1986-12-25 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63161655A true JPS63161655A (ja) | 1988-07-05 |
Family
ID=17975065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30794586A Pending JPS63161655A (ja) | 1986-12-25 | 1986-12-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63161655A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011000700A (ja) * | 2009-05-19 | 2011-01-06 | Goei Seisakusho:Kk | 防塵カバー構造体、研削装置及び切削装置 |
-
1986
- 1986-12-25 JP JP30794586A patent/JPS63161655A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011000700A (ja) * | 2009-05-19 | 2011-01-06 | Goei Seisakusho:Kk | 防塵カバー構造体、研削装置及び切削装置 |
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