JPH0448779A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0448779A JPH0448779A JP2157862A JP15786290A JPH0448779A JP H0448779 A JPH0448779 A JP H0448779A JP 2157862 A JP2157862 A JP 2157862A JP 15786290 A JP15786290 A JP 15786290A JP H0448779 A JPH0448779 A JP H0448779A
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000002184 metal Substances 0.000 claims abstract description 23
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 2
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- 230000001629 suppression Effects 0.000 description 1
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Abstract
め要約のデータは記録されません。
Description
を低減し、結果としてLSIの高速化を実現するための
技術に関するものであり、特に、敷詰め方式と呼ばれる
ゲートアレイに有用な技術に関するものである。
−103.47〜52頁」に示された従来のゲートアレ
イでのクロック分配実現例を示すパターン図である。
クロック入力端子、2はクロックドライバ、3はクロッ
クレシーバ、4はクロックレシーバ3の出力とクロック
ドライバ2の入力とを接続するレシーバ・ドライバ接続
配線、ICはクロックドライバ2の出力に接続された通
常信号配線より太い第2層金属によるクロック信号線、
IAはクロック信号線tCにスルーホールを介して接続
された第1層金属によるクロック信号線、1Bはクロ7
り信号線IAにスルーホールを介して接続された第2層
金属によるクロック信号線、IDはクロック信号線IB
、ICにスルーホールを介して接続された第1層金属配
線によるクロック支線、IEはクロック支線IDからス
ルーホールを介して接続された第2層金属配線によるク
ロック信号線、5aはフリップフロラ1等の順序回路、
5bは組合せ回路、6は内部セル5a、5bの領域に電
源を供給する第2層金属による第2層電源配線、7は入
出カバソファ領域である。上記クロック信号線IAとI
Bはリング状の配線を構成し、クロック信号線IEは、
クロック支線IDと順序回路5aの入出力端子とを接続
する。また、クロック信号i%lIAとIB、クロック
信号線IC,クロック支!IDおよびクロック信号線I
Eはクロック信号配線を構成する。
いて説明する。第3図に示した半導体集積回路装置にお
いて、第2層電源配線6と同様にクロック信号線IB、
ICを予め配線しておく。
ラムでは内部ゲートおよび第2層電源配線禁止領域とし
て扱うので、配線プログラムによる通常の信号線の配線
には影響しない、また、クロック信号線IAの配線も、
入出力バッファ領域7に内接して予め配線領域を確保し
ておき、内部セル配置禁止、第1層金属による信号配線
禁止領域として扱うので、配線プログラムによる通常の
信号線の配線には影響しない、クロック支線IDはスキ
ューを抑えるため通常の信号線より太くする必要がある
が、配置される内部セル列の数と等しい本数分を第1層
信号配線チャネルにクロック信号$11B、ICと接続
するよう配線することは、現在の市販レイアウトツール
を用いれば、容易に行なうことができる。また、クロッ
ク信号線IEと順序回路5aの接続も市販レイアウトツ
ールにより容易に配線することができる。
しにクロックドライバ2により多数の順序回路5aを一
括して駆動することができるので、クロック信号のスキ
ューを低減することが可能となる。すなわち、各クロッ
ク信号線がメツシュ状に配置されるので、クロ7クドラ
イバから順序回路までの抵抗が低減され、クロック信号
のスキューが低減される。
るので、次のような問題があった。
LSIを搭載する基盤設計に対して制約を与える。
ため、クロック信号の抑止等の制御が困難である。
の目的とするところは、マスクスライス方式のゲートア
レイにおいて、クロック信号の入力ピン位置を任意に選
択できるようにし、各種条件によるクロック抑止等の制
御を容易に可能とすることにより、論理設計のし易いゲ
ートアレイLSIを得ることにある。
クロック信号を受けてチップ内部に伝達するための入力
バッファセルと、この入力バッファセルからのクロック
信号を直接または内部セルによる制御ゲートを経由して
受けるプリドライバ回路と、このプリドライバ回路の出
力を受けて順序回路を駆動する少なくとも1つのクロッ
クドライバと、このクロックドライバの出力を順序回路
に接続するためのクロック信号配線と、クロック信号配
線に接続された複数の順序回路とを有し、クロ7り信号
配線を、入出カバソファ領域の内周に隣接した第3層金
属配線と第2層金属配線とからなるリング状の配線と、
内部セル領域に配置された第2層電源配線に隣接し且つ
並行に走り、クロックドライバの出力端子に接続され且
つリング状の配線に接続され、た少なくとも1つの第2
層金属配線と、この第2層金属配線とリング状の配線に
接続された少なくとも1つの第1層金属によるクロック
支線とから構成し、クロック信号配線を格子状に配置す
るようにしたものである。
置の入力バンフ1にクロック信号を入力し、そのクロッ
ク信号を直接または内部の制御ゲートを経由してクロッ
ク分配回路に伝えることが可能となる。
2図は、本発明による半導体集積回路装置におけるクロ
ック信号の論理を示す論理図である。外部クロ7り信号
aは入カバソファAに入力され、その出力は内部セルに
よる制御用回路Bに入力され、その回路Bの出力がクロ
ック分配用のプリドライバ3(従来のクロックレシーバ
3)に入力され、プリドライバ3の出力はプリドライバ
・ドライバ接続配線4(従来のレシーバ・ドライバ接続
配線4)を介してクロックドライバ2に供給されている
。また、第2図において、lはクロンクリング、5aは
順序回路としてのクロック入力セル、Lは専用配線、8
はクロック分配セルである。
た本発明の実施例としての半導体集積回路装置を示すパ
ターン図である。第1図において、Aは外部クロック信
号aが入力されるクロック入力セル、AIは入カバソフ
ァ(入カバソファセル)、Bは制御ゲート、2はクロッ
クドライバ、3はプリドライバ、4はプリドライバ3の
出力とクロックドライバ2の入力とを接続するプリドラ
イバ・ドライバ接続配線、ICはクロックドライバ2の
出力に接続された通常信号配線より太い第2層金属によ
るクロック信号線、IAはクロック信号線ICにスルー
ホールを介して接続された第1層金属によるクロック信
号線、IBはクロック信号線IAにスルーホールを介し
て接続された第2層金属によるクロック信号線、IDは
クロック信号線IB、ICにスルーホールを介して接続
された第1層金属配線によるクロック支線、IEはクロ
ック支線IDからスルーホールを介して接続された第2
層金属配線によるクロック信号線、5aはフリンプフロ
ンブ等の順序回路、5bは組合せ回路、6は内部セル5
a、5bの領域に電源を供給する第2層金属による第2
層電源配線、7は入出カバソファ領域である。上記クロ
ック信号111AとlBはリング状の配線を構成し、ク
ロック信号&IIEは、クロック支線IDと順序回路5
aの入出力端子とを接続する。また、クロック信号線I
AとIB、クロック信号線IC,クロック支線IDおよ
びクロック信号線IEはクロック信号配線を構成する。
る。第1図に示した半導体集積回路装置において、第2
層電源配&l16と同様にクロック信号線IB、ICを
予め配線しておく、クロック信号線IB、ICを配線す
る領域は配線プログラムでは内部ゲートおよび第2層電
源配線禁止領域として扱うので、配線プログラムによる
通常の信号線の配線には影響しない。また、クロック信
号線LAの配線も、入出力バッファ領域7に内接して予
め配線領域を確保しておき、内部セル配置禁止、第1層
金属による信号配線禁止領域として扱うので、配線プロ
グラムによる通常の信号線の配線には影響しない。
ン位置Aをユーザが任意に指定する。ピン位置Aの入カ
バッファA1の出力を制御ゲート(制御用回路)Bに入
力し、制御ゲー)Bの出力をプリドライバ3に入力する
構成となっている場合、制御ゲー)Bは配置配線プログ
ラムにより自動的に配置され、入力バッファA1から制
御ゲートBおよび制御ゲートBからプリドライバ3への
配線も一般の配線プログラムにより容易に配線される。
より太くする必要があるが、配置される内部セル列の数
と等しい本数分を第1層信号配線チャネルにクロック信
号線IB、ICと接続するよう配線することは、現在の
市販レイアウトツールを用いれば、容易に行なうことが
できる。
レイアウトツールにより容易に配線することができる。
御ゲー)Bを介してプリドライバ3に入力するようにし
たが、制御ゲートBを介さずに直接プリドライバ3に入
力するようにしてもよい。
しにクロックドライバ2により多数の順序回路5aを一
括して駆動することができるので、クロック信号のスキ
ューを低減することが可能となる。すなわち、各クロッ
ク信号線がメツシュ状に配置されるので、クロックドラ
イバから順序回路までの抵抗が低減され、クロック信号
のスキューが低減される。
入カバソファにクロック信号を入力可能とし、その出力
信号を直接または内部セルにより構成された制御ゲート
を経由して、プリドライバ、クロックドライバより構成
されるクロック分配セルに一般的配線プログラムにより
容易に自動的に配線できる構成としたので、システム設
計が容易で、低クロツクスキューのゲートアレイを得る
ことができる効果がある。
示すパターン図、第2図は第1図の装置におけるクロッ
ク信号の論理を示す論理図、第3図は従来のクロック分
配を示すパターン図である。 A・・・クロック入力端子、A1・・・人力バッファ、
B・・・制御ゲート、IA〜IC,IE・・・クロック
信号線、ID・・・クロック支線、2・・・クロックド
ライバ、3・・・プリドライバ、4・・・プリドライバ
・ドライバ接続配線、5a・・・順序回路、5b・・・
組合せ回路、6・・・第2層電源配線、7・・・入出カ
バソファ領域。
Claims (1)
- チップ外部クロック信号を受けてチップ内部に伝達す
るための入力バッファセルと、この入力バッファセルか
らのクロック信号を直接または内部セルによる制御ゲー
トを経由して受けるプリドライバ回路と、このプリドラ
イバ回路の出力を受けて後記順序回路を駆動する少なく
とも1つのクロックドライバと、このクロックドライバ
の出力を後記順序回路に接続するためのクロック信号配
線と、クロック信号配線に接続された複数の順序回路と
を有し、前記クロック信号配線は、入出力バッファ領域
の内周に隣接した第1層金属配線と第2層金属配線とか
らなるリング状の配線と、内部セル領域に配置された第
2層電源配線に隣接し且つ並行に走り、前記クロックド
ライバの出力端子に接続され且つ前記リング状の配線に
接続された少なくとも1つの第2層金属配線と、この第
2層金属配線と前記リング状の配線に接続された少なく
とも1つの第1層金属によるクロック支線とから構成さ
れ、格子状に配置されたことを特徴とする半導体集積回
路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2157862A JP2661337B2 (ja) | 1990-06-15 | 1990-06-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2157862A JP2661337B2 (ja) | 1990-06-15 | 1990-06-15 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0448779A true JPH0448779A (ja) | 1992-02-18 |
JP2661337B2 JP2661337B2 (ja) | 1997-10-08 |
Family
ID=15659015
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2157862A Expired - Lifetime JP2661337B2 (ja) | 1990-06-15 | 1990-06-15 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2661337B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19732114A1 (de) * | 1996-11-29 | 1998-06-04 | Mitsubishi Electric Corp | Takttreiberschaltung und eine die Takttreiberschaltung aufweisende integrierte Halbleiterschaltungseinrichtung |
US6532580B1 (en) * | 2000-02-18 | 2003-03-11 | Hewlett-Packard Company | In-place method for inserting repeater buffers in an integrated circuit |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01184937A (ja) * | 1988-01-20 | 1989-07-24 | Toshiba Corp | クロック配線方法 |
JPH0260164A (ja) * | 1988-08-26 | 1990-02-28 | Hitachi Ltd | 集積回路のレイアウト方式 |
-
1990
- 1990-06-15 JP JP2157862A patent/JP2661337B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01184937A (ja) * | 1988-01-20 | 1989-07-24 | Toshiba Corp | クロック配線方法 |
JPH0260164A (ja) * | 1988-08-26 | 1990-02-28 | Hitachi Ltd | 集積回路のレイアウト方式 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19732114A1 (de) * | 1996-11-29 | 1998-06-04 | Mitsubishi Electric Corp | Takttreiberschaltung und eine die Takttreiberschaltung aufweisende integrierte Halbleiterschaltungseinrichtung |
DE19732114C2 (de) * | 1996-11-29 | 2002-01-03 | Mitsubishi Electric Corp | Takttreiberschaltung und eine die Takttreiberschaltung aufweisende integrierte Halbleiterschaltungseinrichtung |
US6532580B1 (en) * | 2000-02-18 | 2003-03-11 | Hewlett-Packard Company | In-place method for inserting repeater buffers in an integrated circuit |
Also Published As
Publication number | Publication date |
---|---|
JP2661337B2 (ja) | 1997-10-08 |
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