JPH0448779A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0448779A JPH0448779A JP2157862A JP15786290A JPH0448779A JP H0448779 A JPH0448779 A JP H0448779A JP 2157862 A JP2157862 A JP 2157862A JP 15786290 A JP15786290 A JP 15786290A JP H0448779 A JPH0448779 A JP H0448779A
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- wiring
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000002184 metal Substances 0.000 claims abstract description 23
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001629 suppression Effects 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ゲートアレイにおいて、クロックのスキュー
を低減し、結果としてＬＳＩの高速化を実現するための
技術に関するものであり、特に、敷詰め方式と呼ばれる
ゲートアレイに有用な技術に関するものである。
を低減し、結果としてＬＳＩの高速化を実現するための
技術に関するものであり、特に、敷詰め方式と呼ばれる
ゲートアレイに有用な技術に関するものである。
第３図は、文献「電子通信学会技術研究報告■ＬＤ８９
−１０３．４７〜５２頁」に示された従来のゲートアレ
イでのクロック分配実現例を示すパターン図である。
−１０３．４７〜５２頁」に示された従来のゲートアレ
イでのクロック分配実現例を示すパターン図である。
第３図において、Ａは外部クロック信号ａが入力される
クロック入力端子、２はクロックドライバ、３はクロッ
クレシーバ、４はクロックレシーバ３の出力とクロック
ドライバ２の入力とを接続するレシーバ・ドライバ接続
配線、ＩＣはクロックドライバ２の出力に接続された通
常信号配線より太い第２層金属によるクロック信号線、
ＩＡはクロック信号線ｔＣにスルーホールを介して接続
された第１層金属によるクロック信号線、１Ｂはクロ７
り信号線ＩＡにスルーホールを介して接続された第２層
金属によるクロック信号線、ＩＤはクロック信号線ＩＢ
、ＩＣにスルーホールを介して接続された第１層金属配
線によるクロック支線、ＩＥはクロック支線ＩＤからス
ルーホールを介して接続された第２層金属配線によるク
ロック信号線、５ａはフリップフロラ１等の順序回路、
５ｂは組合せ回路、６は内部セル５ａ、５ｂの領域に電
源を供給する第２層金属による第２層電源配線、７は入
出カバソファ領域である。上記クロック信号線ＩＡとＩ
Ｂはリング状の配線を構成し、クロック信号線ＩＥは、
クロック支線ＩＤと順序回路５ａの入出力端子とを接続
する。また、クロック信号ｉ％ｌＩＡとＩＢ、クロック
信号線ＩＣ，クロック支！ＩＤおよびクロック信号線Ｉ
Ｅはクロック信号配線を構成する。
クロック入力端子、２はクロックドライバ、３はクロッ
クレシーバ、４はクロックレシーバ３の出力とクロック
ドライバ２の入力とを接続するレシーバ・ドライバ接続
配線、ＩＣはクロックドライバ２の出力に接続された通
常信号配線より太い第２層金属によるクロック信号線、
ＩＡはクロック信号線ｔＣにスルーホールを介して接続
された第１層金属によるクロック信号線、１Ｂはクロ７
り信号線ＩＡにスルーホールを介して接続された第２層
金属によるクロック信号線、ＩＤはクロック信号線ＩＢ
、ＩＣにスルーホールを介して接続された第１層金属配
線によるクロック支線、ＩＥはクロック支線ＩＤからス
ルーホールを介して接続された第２層金属配線によるク
ロック信号線、５ａはフリップフロラ１等の順序回路、
５ｂは組合せ回路、６は内部セル５ａ、５ｂの領域に電
源を供給する第２層金属による第２層電源配線、７は入
出カバソファ領域である。上記クロック信号線ＩＡとＩ
Ｂはリング状の配線を構成し、クロック信号線ＩＥは、
クロック支線ＩＤと順序回路５ａの入出力端子とを接続
する。また、クロック信号ｉ％ｌＩＡとＩＢ、クロック
信号線ＩＣ，クロック支！ＩＤおよびクロック信号線Ｉ
Ｅはクロック信号配線を構成する。
次に、従来の半導体集積回路装置の配線方法、作用につ
いて説明する。第３図に示した半導体集積回路装置にお
いて、第２層電源配線６と同様にクロック信号線ＩＢ、
ＩＣを予め配線しておく。
いて説明する。第３図に示した半導体集積回路装置にお
いて、第２層電源配線６と同様にクロック信号線ＩＢ、
ＩＣを予め配線しておく。
クロック信号＠ＩＢ、ＩＣを配線する領域は配線プログ
ラムでは内部ゲートおよび第２層電源配線禁止領域とし
て扱うので、配線プログラムによる通常の信号線の配線
には影響しない、また、クロック信号線ＩＡの配線も、
入出力バッファ領域７に内接して予め配線領域を確保し
ておき、内部セル配置禁止、第１層金属による信号配線
禁止領域として扱うので、配線プログラムによる通常の
信号線の配線には影響しない、クロック支線ＩＤはスキ
ューを抑えるため通常の信号線より太くする必要がある
が、配置される内部セル列の数と等しい本数分を第１層
信号配線チャネルにクロック信号＄１１Ｂ、ＩＣと接続
するよう配線することは、現在の市販レイアウトツール
を用いれば、容易に行なうことができる。また、クロッ
ク信号線ＩＥと順序回路５ａの接続も市販レイアウトツ
ールにより容易に配線することができる。
ラムでは内部ゲートおよび第２層電源配線禁止領域とし
て扱うので、配線プログラムによる通常の信号線の配線
には影響しない、また、クロック信号線ＩＡの配線も、
入出力バッファ領域７に内接して予め配線領域を確保し
ておき、内部セル配置禁止、第１層金属による信号配線
禁止領域として扱うので、配線プログラムによる通常の
信号線の配線には影響しない、クロック支線ＩＤはスキ
ューを抑えるため通常の信号線より太くする必要がある
が、配置される内部セル列の数と等しい本数分を第１層
信号配線チャネルにクロック信号＄１１Ｂ、ＩＣと接続
するよう配線することは、現在の市販レイアウトツール
を用いれば、容易に行なうことができる。また、クロッ
ク信号線ＩＥと順序回路５ａの接続も市販レイアウトツ
ールにより容易に配線することができる。
このように、クロック信号配線用の特別なプログラム無
しにクロックドライバ２により多数の順序回路５ａを一
括して駆動することができるので、クロック信号のスキ
ューを低減することが可能となる。すなわち、各クロッ
ク信号線がメツシュ状に配置されるので、クロ７クドラ
イバから順序回路までの抵抗が低減され、クロック信号
のスキューが低減される。
しにクロックドライバ２により多数の順序回路５ａを一
括して駆動することができるので、クロック信号のスキ
ューを低減することが可能となる。すなわち、各クロッ
ク信号線がメツシュ状に配置されるので、クロ７クドラ
イバから順序回路までの抵抗が低減され、クロック信号
のスキューが低減される。
従来の半導体集積回路装置は以上のように構成されてい
るので、次のような問題があった。
るので、次のような問題があった。
■クロック信号を入力できるピン位置が固定であるため
ＬＳＩを搭載する基盤設計に対して制約を与える。
ＬＳＩを搭載する基盤設計に対して制約を与える。
■外部クロック信号が直接順次回路に与えられる構成の
ため、クロック信号の抑止等の制御が困難である。
ため、クロック信号の抑止等の制御が困難である。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、マスクスライス方式のゲートア
レイにおいて、クロック信号の入力ピン位置を任意に選
択できるようにし、各種条件によるクロック抑止等の制
御を容易に可能とすることにより、論理設計のし易いゲ
ートアレイＬＳＩを得ることにある。
の目的とするところは、マスクスライス方式のゲートア
レイにおいて、クロック信号の入力ピン位置を任意に選
択できるようにし、各種条件によるクロック抑止等の制
御を容易に可能とすることにより、論理設計のし易いゲ
ートアレイＬＳＩを得ることにある。
このような目的を達成するために本発明は、チップ外部
クロック信号を受けてチップ内部に伝達するための入力
バッファセルと、この入力バッファセルからのクロック
信号を直接または内部セルによる制御ゲートを経由して
受けるプリドライバ回路と、このプリドライバ回路の出
力を受けて順序回路を駆動する少なくとも１つのクロッ
クドライバと、このクロックドライバの出力を順序回路
に接続するためのクロック信号配線と、クロック信号配
線に接続された複数の順序回路とを有し、クロ７り信号
配線を、入出カバソファ領域の内周に隣接した第３層金
属配線と第２層金属配線とからなるリング状の配線と、
内部セル領域に配置された第２層電源配線に隣接し且つ
並行に走り、クロックドライバの出力端子に接続され且
つリング状の配線に接続され、た少なくとも１つの第２
層金属配線と、この第２層金属配線とリング状の配線に
接続された少なくとも１つの第１層金属によるクロック
支線とから構成し、クロック信号配線を格子状に配置す
るようにしたものである。
クロック信号を受けてチップ内部に伝達するための入力
バッファセルと、この入力バッファセルからのクロック
信号を直接または内部セルによる制御ゲートを経由して
受けるプリドライバ回路と、このプリドライバ回路の出
力を受けて順序回路を駆動する少なくとも１つのクロッ
クドライバと、このクロックドライバの出力を順序回路
に接続するためのクロック信号配線と、クロック信号配
線に接続された複数の順序回路とを有し、クロ７り信号
配線を、入出カバソファ領域の内周に隣接した第３層金
属配線と第２層金属配線とからなるリング状の配線と、
内部セル領域に配置された第２層電源配線に隣接し且つ
並行に走り、クロックドライバの出力端子に接続され且
つリング状の配線に接続され、た少なくとも１つの第２
層金属配線と、この第２層金属配線とリング状の配線に
接続された少なくとも１つの第１層金属によるクロック
支線とから構成し、クロック信号配線を格子状に配置す
るようにしたものである。
本発明による半導体集積回路装置においては、任意の位
置の入力バンフ１にクロック信号を入力し、そのクロッ
ク信号を直接または内部の制御ゲートを経由してクロッ
ク分配回路に伝えることが可能となる。
置の入力バンフ１にクロック信号を入力し、そのクロッ
ク信号を直接または内部の制御ゲートを経由してクロッ
ク分配回路に伝えることが可能となる。
以下、本発明の実施例について図を用いて説明する。第
２図は、本発明による半導体集積回路装置におけるクロ
ック信号の論理を示す論理図である。外部クロ７り信号
ａは入カバソファＡに入力され、その出力は内部セルに
よる制御用回路Ｂに入力され、その回路Ｂの出力がクロ
ック分配用のプリドライバ３（従来のクロックレシーバ
３）に入力され、プリドライバ３の出力はプリドライバ
・ドライバ接続配線４（従来のレシーバ・ドライバ接続
配線４）を介してクロックドライバ２に供給されている
。また、第２図において、ｌはクロンクリング、５ａは
順序回路としてのクロック入力セル、Ｌは専用配線、８
はクロック分配セルである。
２図は、本発明による半導体集積回路装置におけるクロ
ック信号の論理を示す論理図である。外部クロ７り信号
ａは入カバソファＡに入力され、その出力は内部セルに
よる制御用回路Ｂに入力され、その回路Ｂの出力がクロ
ック分配用のプリドライバ３（従来のクロックレシーバ
３）に入力され、プリドライバ３の出力はプリドライバ
・ドライバ接続配線４（従来のレシーバ・ドライバ接続
配線４）を介してクロックドライバ２に供給されている
。また、第２図において、ｌはクロンクリング、５ａは
順序回路としてのクロック入力セル、Ｌは専用配線、８
はクロック分配セルである。
第１図は、第２図に示したクロック信号論理図を実現し
た本発明の実施例としての半導体集積回路装置を示すパ
ターン図である。第１図において、Ａは外部クロック信
号ａが入力されるクロック入力セル、ＡＩは入カバソフ
ァ（入カバソファセル）、Ｂは制御ゲート、２はクロッ
クドライバ、３はプリドライバ、４はプリドライバ３の
出力とクロックドライバ２の入力とを接続するプリドラ
イバ・ドライバ接続配線、ＩＣはクロックドライバ２の
出力に接続された通常信号配線より太い第２層金属によ
るクロック信号線、ＩＡはクロック信号線ＩＣにスルー
ホールを介して接続された第１層金属によるクロック信
号線、ＩＢはクロック信号線ＩＡにスルーホールを介し
て接続された第２層金属によるクロック信号線、ＩＤは
クロック信号線ＩＢ、ＩＣにスルーホールを介して接続
された第１層金属配線によるクロック支線、ＩＥはクロ
ック支線ＩＤからスルーホールを介して接続された第２
層金属配線によるクロック信号線、５ａはフリンプフロ
ンブ等の順序回路、５ｂは組合せ回路、６は内部セル５
ａ、５ｂの領域に電源を供給する第２層金属による第２
層電源配線、７は入出カバソファ領域である。上記クロ
ック信号１１１ＡとｌＢはリング状の配線を構成し、ク
ロック信号＆ＩＩＥは、クロック支線ＩＤと順序回路５
ａの入出力端子とを接続する。また、クロック信号線Ｉ
ＡとＩＢ、クロック信号線ＩＣ，クロック支線ＩＤおよ
びクロック信号線ＩＥはクロック信号配線を構成する。
た本発明の実施例としての半導体集積回路装置を示すパ
ターン図である。第１図において、Ａは外部クロック信
号ａが入力されるクロック入力セル、ＡＩは入カバソフ
ァ（入カバソファセル）、Ｂは制御ゲート、２はクロッ
クドライバ、３はプリドライバ、４はプリドライバ３の
出力とクロックドライバ２の入力とを接続するプリドラ
イバ・ドライバ接続配線、ＩＣはクロックドライバ２の
出力に接続された通常信号配線より太い第２層金属によ
るクロック信号線、ＩＡはクロック信号線ＩＣにスルー
ホールを介して接続された第１層金属によるクロック信
号線、ＩＢはクロック信号線ＩＡにスルーホールを介し
て接続された第２層金属によるクロック信号線、ＩＤは
クロック信号線ＩＢ、ＩＣにスルーホールを介して接続
された第１層金属配線によるクロック支線、ＩＥはクロ
ック支線ＩＤからスルーホールを介して接続された第２
層金属配線によるクロック信号線、５ａはフリンプフロ
ンブ等の順序回路、５ｂは組合せ回路、６は内部セル５
ａ、５ｂの領域に電源を供給する第２層金属による第２
層電源配線、７は入出カバソファ領域である。上記クロ
ック信号１１１ＡとｌＢはリング状の配線を構成し、ク
ロック信号＆ＩＩＥは、クロック支線ＩＤと順序回路５
ａの入出力端子とを接続する。また、クロック信号線Ｉ
ＡとＩＢ、クロック信号線ＩＣ，クロック支線ＩＤおよ
びクロック信号線ＩＥはクロック信号配線を構成する。
次に、本発明の実施例の配線方法、作用について説明す
る。第１図に示した半導体集積回路装置において、第２
層電源配＆ｌ１６と同様にクロック信号線ＩＢ、ＩＣを
予め配線しておく、クロック信号線ＩＢ、ＩＣを配線す
る領域は配線プログラムでは内部ゲートおよび第２層電
源配線禁止領域として扱うので、配線プログラムによる
通常の信号線の配線には影響しない。また、クロック信
号線ＬＡの配線も、入出力バッファ領域７に内接して予
め配線領域を確保しておき、内部セル配置禁止、第１層
金属による信号配線禁止領域として扱うので、配線プロ
グラムによる通常の信号線の配線には影響しない。
る。第１図に示した半導体集積回路装置において、第２
層電源配＆ｌ１６と同様にクロック信号線ＩＢ、ＩＣを
予め配線しておく、クロック信号線ＩＢ、ＩＣを配線す
る領域は配線プログラムでは内部ゲートおよび第２層電
源配線禁止領域として扱うので、配線プログラムによる
通常の信号線の配線には影響しない。また、クロック信
号線ＬＡの配線も、入出力バッファ領域７に内接して予
め配線領域を確保しておき、内部セル配置禁止、第１層
金属による信号配線禁止領域として扱うので、配線プロ
グラムによる通常の信号線の配線には影響しない。
第１図に示すように、外部クロック信号ａを入力するビ
ン位置Ａをユーザが任意に指定する。ピン位置Ａの入カ
バッファＡ１の出力を制御ゲート（制御用回路）Ｂに入
力し、制御ゲー）Ｂの出力をプリドライバ３に入力する
構成となっている場合、制御ゲー）Ｂは配置配線プログ
ラムにより自動的に配置され、入力バッファＡ１から制
御ゲートＢおよび制御ゲートＢからプリドライバ３への
配線も一般の配線プログラムにより容易に配線される。
ン位置Ａをユーザが任意に指定する。ピン位置Ａの入カ
バッファＡ１の出力を制御ゲート（制御用回路）Ｂに入
力し、制御ゲー）Ｂの出力をプリドライバ３に入力する
構成となっている場合、制御ゲー）Ｂは配置配線プログ
ラムにより自動的に配置され、入力バッファＡ１から制
御ゲートＢおよび制御ゲートＢからプリドライバ３への
配線も一般の配線プログラムにより容易に配線される。
クロック支線ＩＤはスキューを抑えるため通常の信号線
より太くする必要があるが、配置される内部セル列の数
と等しい本数分を第１層信号配線チャネルにクロック信
号線ＩＢ、ＩＣと接続するよう配線することは、現在の
市販レイアウトツールを用いれば、容易に行なうことが
できる。
より太くする必要があるが、配置される内部セル列の数
と等しい本数分を第１層信号配線チャネルにクロック信
号線ＩＢ、ＩＣと接続するよう配線することは、現在の
市販レイアウトツールを用いれば、容易に行なうことが
できる。
また、クロック信号線ＩＥと順序回路５ａの接続も市販
レイアウトツールにより容易に配線することができる。
レイアウトツールにより容易に配線することができる。
なお第２図においては入カバソファＡ１の出力信号を制
御ゲー）Ｂを介してプリドライバ３に入力するようにし
たが、制御ゲートＢを介さずに直接プリドライバ３に入
力するようにしてもよい。
御ゲー）Ｂを介してプリドライバ３に入力するようにし
たが、制御ゲートＢを介さずに直接プリドライバ３に入
力するようにしてもよい。
このように、クロック信号配線用の特別なプログラム無
しにクロックドライバ２により多数の順序回路５ａを一
括して駆動することができるので、クロック信号のスキ
ューを低減することが可能となる。すなわち、各クロッ
ク信号線がメツシュ状に配置されるので、クロックドラ
イバから順序回路までの抵抗が低減され、クロック信号
のスキューが低減される。
しにクロックドライバ２により多数の順序回路５ａを一
括して駆動することができるので、クロック信号のスキ
ューを低減することが可能となる。すなわち、各クロッ
ク信号線がメツシュ状に配置されるので、クロックドラ
イバから順序回路までの抵抗が低減され、クロック信号
のスキューが低減される。
以上説明したように本発明によれば、任意のピン位置の
入カバソファにクロック信号を入力可能とし、その出力
信号を直接または内部セルにより構成された制御ゲート
を経由して、プリドライバ、クロックドライバより構成
されるクロック分配セルに一般的配線プログラムにより
容易に自動的に配線できる構成としたので、システム設
計が容易で、低クロツクスキューのゲートアレイを得る
ことができる効果がある。
入カバソファにクロック信号を入力可能とし、その出力
信号を直接または内部セルにより構成された制御ゲート
を経由して、プリドライバ、クロックドライバより構成
されるクロック分配セルに一般的配線プログラムにより
容易に自動的に配線できる構成としたので、システム設
計が容易で、低クロツクスキューのゲートアレイを得る
ことができる効果がある。
【図面の簡単な説明】
第１図は本発明による半導体集積回路装置の一実施例を
示すパターン図、第２図は第１図の装置におけるクロッ
ク信号の論理を示す論理図、第３図は従来のクロック分
配を示すパターン図である。 Ａ・・・クロック入力端子、Ａ１・・・人力バッファ、
Ｂ・・・制御ゲート、ＩＡ〜ＩＣ，ＩＥ・・・クロック
信号線、ＩＤ・・・クロック支線、２・・・クロックド
ライバ、３・・・プリドライバ、４・・・プリドライバ
・ドライバ接続配線、５ａ・・・順序回路、５ｂ・・・
組合せ回路、６・・・第２層電源配線、７・・・入出カ
バソファ領域。
示すパターン図、第２図は第１図の装置におけるクロッ
ク信号の論理を示す論理図、第３図は従来のクロック分
配を示すパターン図である。 Ａ・・・クロック入力端子、Ａ１・・・人力バッファ、
Ｂ・・・制御ゲート、ＩＡ〜ＩＣ，ＩＥ・・・クロック
信号線、ＩＤ・・・クロック支線、２・・・クロックド
ライバ、３・・・プリドライバ、４・・・プリドライバ
・ドライバ接続配線、５ａ・・・順序回路、５ｂ・・・
組合せ回路、６・・・第２層電源配線、７・・・入出カ
バソファ領域。
Claims (1)
- チップ外部クロック信号を受けてチップ内部に伝達す
るための入力バッファセルと、この入力バッファセルか
らのクロック信号を直接または内部セルによる制御ゲー
トを経由して受けるプリドライバ回路と、このプリドラ
イバ回路の出力を受けて後記順序回路を駆動する少なく
とも１つのクロックドライバと、このクロックドライバ
の出力を後記順序回路に接続するためのクロック信号配
線と、クロック信号配線に接続された複数の順序回路と
を有し、前記クロック信号配線は、入出力バッファ領域
の内周に隣接した第１層金属配線と第２層金属配線とか
らなるリング状の配線と、内部セル領域に配置された第
２層電源配線に隣接し且つ並行に走り、前記クロックド
ライバの出力端子に接続され且つ前記リング状の配線に
接続された少なくとも１つの第２層金属配線と、この第
２層金属配線と前記リング状の配線に接続された少なく
とも１つの第１層金属によるクロック支線とから構成さ
れ、格子状に配置されたことを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157862A JP2661337B2 (ja) | 1990-06-15 | 1990-06-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157862A JP2661337B2 (ja) | 1990-06-15 | 1990-06-15 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0448779A true JPH0448779A (ja) | 1992-02-18 |
| JP2661337B2 JP2661337B2 (ja) | 1997-10-08 |
Family
ID=15659015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2157862A Expired - Lifetime JP2661337B2 (ja) | 1990-06-15 | 1990-06-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2661337B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19732114A1 (de) * | 1996-11-29 | 1998-06-04 | Mitsubishi Electric Corp | Takttreiberschaltung und eine die Takttreiberschaltung aufweisende integrierte Halbleiterschaltungseinrichtung |
| US6532580B1 (en) * | 2000-02-18 | 2003-03-11 | Hewlett-Packard Company | In-place method for inserting repeater buffers in an integrated circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01184937A (ja) * | 1988-01-20 | 1989-07-24 | Toshiba Corp | クロック配線方法 |
| JPH0260164A (ja) * | 1988-08-26 | 1990-02-28 | Hitachi Ltd | 集積回路のレイアウト方式 |
-
1990
- 1990-06-15 JP JP2157862A patent/JP2661337B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01184937A (ja) * | 1988-01-20 | 1989-07-24 | Toshiba Corp | クロック配線方法 |
| JPH0260164A (ja) * | 1988-08-26 | 1990-02-28 | Hitachi Ltd | 集積回路のレイアウト方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19732114A1 (de) * | 1996-11-29 | 1998-06-04 | Mitsubishi Electric Corp | Takttreiberschaltung und eine die Takttreiberschaltung aufweisende integrierte Halbleiterschaltungseinrichtung |
| DE19732114C2 (de) * | 1996-11-29 | 2002-01-03 | Mitsubishi Electric Corp | Takttreiberschaltung und eine die Takttreiberschaltung aufweisende integrierte Halbleiterschaltungseinrichtung |
| US6532580B1 (en) * | 2000-02-18 | 2003-03-11 | Hewlett-Packard Company | In-place method for inserting repeater buffers in an integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2661337B2 (ja) | 1997-10-08 |
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