JPH08204135A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH08204135A JPH08204135A JP7012714A JP1271495A JPH08204135A JP H08204135 A JPH08204135 A JP H08204135A JP 7012714 A JP7012714 A JP 7012714A JP 1271495 A JP1271495 A JP 1271495A JP H08204135 A JPH08204135 A JP H08204135A
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- JP
- Japan
- Prior art keywords
- flip
- integrated circuit
- semiconductor integrated
- wiring
- flops
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 チップ内のクロックスキューを低減すること
が可能な半導体集積回路を得る。 【構成】 各ブランチ配線５に接続されるフリップフロ
ップ２の負荷分布が均等でない場合に、配線領域１０内
に設けられている未使用トランジスタ７を、接続されて
いるフリップフロップ数が少ないブランチ配線５に、フ
リップフロップ２と同等の負荷として接続することによ
り、各ブランチ配線５の負荷分布を均等化したもの。
が可能な半導体集積回路を得る。 【構成】 各ブランチ配線５に接続されるフリップフロ
ップ２の負荷分布が均等でない場合に、配線領域１０内
に設けられている未使用トランジスタ７を、接続されて
いるフリップフロップ数が少ないブランチ配線５に、フ
リップフロップ２と同等の負荷として接続することによ
り、各ブランチ配線５の負荷分布を均等化したもの。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路に関す
るものであり、特にそのクロック管理に関するものであ
る。
るものであり、特にそのクロック管理に関するものであ
る。
【０００２】
【従来の技術】図３は従来の半導体集積回路のチップを
クロック系回路を中心に示した構成図である。図におい
て、１はこの半導体集積回路の入出力バッファであり、
２はこの半導体集積回路の構成素子であるフリップフロ
ップである。３はこれら各フリップフロップ２に供給さ
れるクロックパルスを発生するクロックドライバであ
り、４はこのクロックドライバ３が発生したクロックパ
ルスを伝送するメッシュ配線である。５はこのメッシュ
配線４の中で実際にフリップフロップ２が接続されるブ
ランチ配線であり、６はこのブランチ配線５とフリップ
フロップ２の間を接続する引き出し線である。
クロック系回路を中心に示した構成図である。図におい
て、１はこの半導体集積回路の入出力バッファであり、
２はこの半導体集積回路の構成素子であるフリップフロ
ップである。３はこれら各フリップフロップ２に供給さ
れるクロックパルスを発生するクロックドライバであ
り、４はこのクロックドライバ３が発生したクロックパ
ルスを伝送するメッシュ配線である。５はこのメッシュ
配線４の中で実際にフリップフロップ２が接続されるブ
ランチ配線であり、６はこのブランチ配線５とフリップ
フロップ２の間を接続する引き出し線である。
【０００３】次に動作について説明する。各フリップフ
ロップ２の相互間、および入出力バッファ１と所定のフ
リップフロップ２の間は、図示を省略したセル間配線に
よって相互に接続されており、外部からの入力信号は所
定の入出力バッファ１より入力され、外部からの出力信
号は所定の入出力バッファより出力される。クロックド
ライバ３の発生したクロックパルスはメッシュ配線４、
ブランチ配線５、引き出し線６を経由して各フリップフ
ロップ２に送られ、各フリップフロップ２はこのクロッ
クパルスに同期して信号を授受し、全体として所定の機
能を実現している。
ロップ２の相互間、および入出力バッファ１と所定のフ
リップフロップ２の間は、図示を省略したセル間配線に
よって相互に接続されており、外部からの入力信号は所
定の入出力バッファ１より入力され、外部からの出力信
号は所定の入出力バッファより出力される。クロックド
ライバ３の発生したクロックパルスはメッシュ配線４、
ブランチ配線５、引き出し線６を経由して各フリップフ
ロップ２に送られ、各フリップフロップ２はこのクロッ
クパルスに同期して信号を授受し、全体として所定の機
能を実現している。
【０００４】ここで、各フリップフロップ２に供給され
るクロックパルスはクロックスキューを極力小さく抑え
ることが望ましく、そのためにはフリップフロップ２を
できるだけ均等に配置する必要がある。しかしながら、
実際の半導体集積回路のレイアウトにおいては、機能ブ
ロックを考慮したレイアウトが行われるため、フリップ
フロップ２が均等に配置されるとは限らず、負荷の分布
にばらつきが生じることとなる。図３に示した例によれ
ば、メッシュ配線４の各ブランチ配線５に接続されるフ
リップフロップ２の数は３個〜６個の範囲でばらついて
いる。
るクロックパルスはクロックスキューを極力小さく抑え
ることが望ましく、そのためにはフリップフロップ２を
できるだけ均等に配置する必要がある。しかしながら、
実際の半導体集積回路のレイアウトにおいては、機能ブ
ロックを考慮したレイアウトが行われるため、フリップ
フロップ２が均等に配置されるとは限らず、負荷の分布
にばらつきが生じることとなる。図３に示した例によれ
ば、メッシュ配線４の各ブランチ配線５に接続されるフ
リップフロップ２の数は３個〜６個の範囲でばらついて
いる。
【０００５】なお、このような従来の半導体集積回路に
関連した技術が記載された文献としては、例えば特開平
５−２０６４１４号公報などがある。
関連した技術が記載された文献としては、例えば特開平
５−２０６４１４号公報などがある。
【０００６】
【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されているので、どうしても負荷分
布にばらつきが生じ、それによって、クロックドライバ
３から各フリップフロップ２に供給されるクロックパル
スのクロックスキューが大きくなってしまうという問題
点があった。
は以上のように構成されているので、どうしても負荷分
布にばらつきが生じ、それによって、クロックドライバ
３から各フリップフロップ２に供給されるクロックパル
スのクロックスキューが大きくなってしまうという問題
点があった。
【０００７】この発明は上記のような問題点を解消する
ためになされたものであり、チップ内のクロックスキュ
ーを低減することが可能な半導体集積回路を得ることを
目的とする。
ためになされたものであり、チップ内のクロックスキュ
ーを低減することが可能な半導体集積回路を得ることを
目的とする。
【０００８】
【課題を解決するための手段】この発明に係る半導体集
積回路は、メッシュ配線の各ブランチ配線の中の、接続
されているフリップフロップ数が少ないものに、配線領
域内に設けられている未使用トランジスタを接続したも
のである。
積回路は、メッシュ配線の各ブランチ配線の中の、接続
されているフリップフロップ数が少ないものに、配線領
域内に設けられている未使用トランジスタを接続したも
のである。
【０００９】
【作用】この発明における半導体集積回路は、各ブラン
チ配線に接続されるフリップフロップの負荷分布が不均
等である場合に、配線領域内に設けられている未使用ト
ランジスタを、接続されているフリップフロップ数が少
ないブランチ配線に、フリップフロップと同等の負荷と
して接続することにより、各ブランチ配線の負荷分布を
均等化して、チップ内のクロックスキューを低減する。
チ配線に接続されるフリップフロップの負荷分布が不均
等である場合に、配線領域内に設けられている未使用ト
ランジスタを、接続されているフリップフロップ数が少
ないブランチ配線に、フリップフロップと同等の負荷と
して接続することにより、各ブランチ配線の負荷分布を
均等化して、チップ内のクロックスキューを低減する。
【００１０】
実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明の実施例１による半導体集積回路
のチップをクロック系回路を中心に示した構成図であ
る。図において、１は入出力バッファ、２はフリップフ
ロップ、３はクロックドライバ、４はメッシュ配線、５
はブランチ配線、６は引き出し線であり、図３に同一符
号を付した従来のそれらと同一、もしくは相当部分であ
るため詳細な説明は省略する。また、７は接続されてい
るフリップフロップ２の数が少なく負荷の軽いブランチ
配線５に、フリップフロップ２と同等の負荷として接続
される未使用トランジスタであり、この未使用トランジ
スタ７は当該半導体集積回路のチップ内の配線領域に設
けられている。
する。図１はこの発明の実施例１による半導体集積回路
のチップをクロック系回路を中心に示した構成図であ
る。図において、１は入出力バッファ、２はフリップフ
ロップ、３はクロックドライバ、４はメッシュ配線、５
はブランチ配線、６は引き出し線であり、図３に同一符
号を付した従来のそれらと同一、もしくは相当部分であ
るため詳細な説明は省略する。また、７は接続されてい
るフリップフロップ２の数が少なく負荷の軽いブランチ
配線５に、フリップフロップ２と同等の負荷として接続
される未使用トランジスタであり、この未使用トランジ
スタ７は当該半導体集積回路のチップ内の配線領域に設
けられている。
【００１１】また、図２は上記実施例の要部のチップパ
ターンを示す平面図である。図において、８はフリップ
フロップ２やその他のセルが形成されている、当該半導
体集積回路のチップ内のトランジスタ領域であり、９は
このトランジスタ領域８の各セル間をつなぐセル間配
線、１０はこのセル間配線９、ブランチ配線５、引き出
し線６などの各種配線が配置されている、当該半導体集
積回路のチップ内の配線領域である。なお、前記未使用
トランジスタ７はこの配線領域１０内に設けられてい
て、引き出し線６によって負荷の軽いブランチ配線５に
接続されている。
ターンを示す平面図である。図において、８はフリップ
フロップ２やその他のセルが形成されている、当該半導
体集積回路のチップ内のトランジスタ領域であり、９は
このトランジスタ領域８の各セル間をつなぐセル間配
線、１０はこのセル間配線９、ブランチ配線５、引き出
し線６などの各種配線が配置されている、当該半導体集
積回路のチップ内の配線領域である。なお、前記未使用
トランジスタ７はこの配線領域１０内に設けられてい
て、引き出し線６によって負荷の軽いブランチ配線５に
接続されている。
【００１２】次に動作について説明する。ここで、基本
的な動作は従来の場合と同様であるが、図２に示すよう
に、接続されているフリップフロップ２の数が少なく負
荷の軽いブランチ配線５には、配線領域１０内に設けら
れている未使用トランジスタ７を引き出し線６によって
接続することにより、それをフリップフロップ２と同等
の負荷として各ブランチ配線５の負荷分布を均等化して
いる。従って、実際の半導体集積回路のレイアウトにお
いて、機能ブロックを考慮したレイアウトによってフリ
ップフロップ２の配置が不均等になっても、図１に示す
ように、フリップフロップ２の接続個数の少ないブラン
チ配線５には、不足分に相当する数の未使用トランジス
タ７がフリップフロップ２と同等の負荷として接続され
るため、全てのブランチ配線５の負荷はフリップフロッ
プ６個分に統一される。このようにして負荷分布のばら
つきが抑えられるため、クロックドライバ３から各フリ
ップフロップ２に供給されるクロックパルスのクロック
スキューは大幅に低減される。
的な動作は従来の場合と同様であるが、図２に示すよう
に、接続されているフリップフロップ２の数が少なく負
荷の軽いブランチ配線５には、配線領域１０内に設けら
れている未使用トランジスタ７を引き出し線６によって
接続することにより、それをフリップフロップ２と同等
の負荷として各ブランチ配線５の負荷分布を均等化して
いる。従って、実際の半導体集積回路のレイアウトにお
いて、機能ブロックを考慮したレイアウトによってフリ
ップフロップ２の配置が不均等になっても、図１に示す
ように、フリップフロップ２の接続個数の少ないブラン
チ配線５には、不足分に相当する数の未使用トランジス
タ７がフリップフロップ２と同等の負荷として接続され
るため、全てのブランチ配線５の負荷はフリップフロッ
プ６個分に統一される。このようにして負荷分布のばら
つきが抑えられるため、クロックドライバ３から各フリ
ップフロップ２に供給されるクロックパルスのクロック
スキューは大幅に低減される。
【００１３】
【発明の効果】以上のように、この発明によれば、各ブ
ランチ配線に接続されるフリップフロップの負荷分布が
均等でない場合に、接続されているフリップフロップ数
が少ないブランチ配線に、配線領域内に設けられている
未使用トランジスタをフリップフロップと同等の負荷と
して接続するように構成したので、各ブランチ配線の負
荷分布を均等なものにすることが可能となり、チップ内
のクロックスキューを低減させることができる半導体集
積回路が得られる効果がある。
ランチ配線に接続されるフリップフロップの負荷分布が
均等でない場合に、接続されているフリップフロップ数
が少ないブランチ配線に、配線領域内に設けられている
未使用トランジスタをフリップフロップと同等の負荷と
して接続するように構成したので、各ブランチ配線の負
荷分布を均等なものにすることが可能となり、チップ内
のクロックスキューを低減させることができる半導体集
積回路が得られる効果がある。
【図１】 この発明の実施例１による半導体集積回路の
チップをクロック系回路を中心に示した構成図である。
チップをクロック系回路を中心に示した構成図である。
【図２】 上記実施例の要部のチップパターンを示す平
面図である。
面図である。
【図３】 従来の半導体集積回路のチップをクロック系
回路を中心に示した構成図である。
回路を中心に示した構成図である。
２ フリップフロップ、３ クロックドライバ、４ メ
ッシュ配線、５ ブランチ配線、７ 未使用トランジス
タ、１０ 配線領域。
ッシュ配線、５ ブランチ配線、７ 未使用トランジス
タ、１０ 配線領域。
Claims (1)
- 【請求項１】 クロックドライバより複数のブランチ配
線を有するメッシュ配線を介して、複数のフリップフロ
ップにクロックパルスを供給している半導体集積回路に
おいて、前記各ブランチ配線に接続されるフリップフロ
ップの負荷分布が均等でない場合に、接続されているフ
リップフロップ数が少ない前記ブランチ配線に、当該半
導体集積回路の配線領域内に設けられている未使用トラ
ンジスタを接続したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7012714A JPH08204135A (ja) | 1995-01-30 | 1995-01-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7012714A JPH08204135A (ja) | 1995-01-30 | 1995-01-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204135A true JPH08204135A (ja) | 1996-08-09 |
Family
ID=11813106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7012714A Pending JPH08204135A (ja) | 1995-01-30 | 1995-01-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204135A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003092352A (ja) * | 2001-09-18 | 2003-03-28 | Nec Corp | 半導体集積回路装置のクロック信号分配回路 |
| CN100409139C (zh) * | 2002-07-29 | 2008-08-06 | 三星电子株式会社 | 减少时钟脉冲相位差的格式时钟分布网络及其方法 |
| GB2540741A (en) * | 2015-07-14 | 2017-02-01 | Advanced Risc Mach Ltd | Clock signal distribution and signal value storage |
-
1995
- 1995-01-30 JP JP7012714A patent/JPH08204135A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003092352A (ja) * | 2001-09-18 | 2003-03-28 | Nec Corp | 半導体集積回路装置のクロック信号分配回路 |
| CN100409139C (zh) * | 2002-07-29 | 2008-08-06 | 三星电子株式会社 | 减少时钟脉冲相位差的格式时钟分布网络及其方法 |
| GB2540741A (en) * | 2015-07-14 | 2017-02-01 | Advanced Risc Mach Ltd | Clock signal distribution and signal value storage |
| GB2540741B (en) * | 2015-07-14 | 2018-05-09 | Advanced Risc Mach Ltd | Clock signal distribution and signal value storage |
| US10921848B2 (en) | 2015-07-14 | 2021-02-16 | Arm Limited | Clock signal distribution and signal value storage |
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