JPH06112445A - ゲートアレイ装置 - Google Patents
ゲートアレイ装置Info
- Publication number
- JPH06112445A JPH06112445A JP4258252A JP25825292A JPH06112445A JP H06112445 A JPH06112445 A JP H06112445A JP 4258252 A JP4258252 A JP 4258252A JP 25825292 A JP25825292 A JP 25825292A JP H06112445 A JPH06112445 A JP H06112445A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- gate array
- drivers
- cell
- cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 クロックスキューが小さく且つスイッチング
ノイズの影響が少なくしかもクロックドライバの数を制
限することのできる優れたゲートアレイ装置を提供する
こと。 【構成】 斜線で示したセルはクロックを必要とするセ
ルである。一般にクロックを必要とするセルはフリップ
フロップ等で構成される場合が多い。クロックドライバ
２ａ，２ｂ，２ｃ，２ｄはそれぞれの仮想分割領域のほ
ぼ中央部に配置される。入力セル４からのクロック信号
はこれらの４分割された領域内に配置されたクロックド
ライバ２ａ，２ｂ，２ｃ，２ｄにそれぞれ接続される。
また、これらのクロックドライバ２ａ，２ｂ，２ｃ，２
ｄの出力は自身が配置された領域内のクロックを必要と
するセル５のみと接続される。
ノイズの影響が少なくしかもクロックドライバの数を制
限することのできる優れたゲートアレイ装置を提供する
こと。 【構成】 斜線で示したセルはクロックを必要とするセ
ルである。一般にクロックを必要とするセルはフリップ
フロップ等で構成される場合が多い。クロックドライバ
２ａ，２ｂ，２ｃ，２ｄはそれぞれの仮想分割領域のほ
ぼ中央部に配置される。入力セル４からのクロック信号
はこれらの４分割された領域内に配置されたクロックド
ライバ２ａ，２ｂ，２ｃ，２ｄにそれぞれ接続される。
また、これらのクロックドライバ２ａ，２ｂ，２ｃ，２
ｄの出力は自身が配置された領域内のクロックを必要と
するセル５のみと接続される。
Description
【０００１】
【産業上の利用分野】本発明はゲートアレイ装置に係
り、特にゲートアレイのレイアウト構造を改善したゲー
トアレイ装置に関する。
り、特にゲートアレイのレイアウト構造を改善したゲー
トアレイ装置に関する。
【０００２】
【従来の技術】ゲートアレイの内部論理回路エリアは複
数のユニットセルがアレイ状に配列されて構成されてい
る。このセルの内でクロックの供給を必要とするセルに
クロックを供給するゲートアレイの構造は種々知られて
いる。
数のユニットセルがアレイ状に配列されて構成されてい
る。このセルの内でクロックの供給を必要とするセルに
クロックを供給するゲートアレイの構造は種々知られて
いる。
【０００３】図２は従来のチャネルレス型ゲートアレイ
のレイアウト図を示したものでクロックの配線部分のみ
をピックアアップして図示している。ゲートアレイ装置
は内部論理回路エリア１０と入出力セルエリア２０とか
ら構成されており、内部論理回路エリア１０内は複数の
ユニットセル１によりアレイ状に構成されている。この
ユニットセル１には内部からクロックを必要とするセル
とクロックの供給を必要としないセルとがあり、クロッ
クを必要とするセルは図中に斜線で示されている。これ
らのセルにクロックを供給するために入出力セルエリア
２０内の適当な位置に入力セル４が設けられこの入力セ
ルのクロック入力端子３から内部クロックが供給され内
部論理回路エリア１０内の特定の位置に設けられたクロ
ックドライバ６ａ，６ｂにクロックが供給される。そし
てこのクロックドライバ６ａ，６ｂから隣接するクロッ
クを必要とするセル５に対して内部配線を介してクロッ
クの供給が行なわれる。
のレイアウト図を示したものでクロックの配線部分のみ
をピックアアップして図示している。ゲートアレイ装置
は内部論理回路エリア１０と入出力セルエリア２０とか
ら構成されており、内部論理回路エリア１０内は複数の
ユニットセル１によりアレイ状に構成されている。この
ユニットセル１には内部からクロックを必要とするセル
とクロックの供給を必要としないセルとがあり、クロッ
クを必要とするセルは図中に斜線で示されている。これ
らのセルにクロックを供給するために入出力セルエリア
２０内の適当な位置に入力セル４が設けられこの入力セ
ルのクロック入力端子３から内部クロックが供給され内
部論理回路エリア１０内の特定の位置に設けられたクロ
ックドライバ６ａ，６ｂにクロックが供給される。そし
てこのクロックドライバ６ａ，６ｂから隣接するクロッ
クを必要とするセル５に対して内部配線を介してクロッ
クの供給が行なわれる。
【０００４】図から明らかなようにクロックドライバ６
ａ，６ｂとセルとの間のクロックラインに対する配慮は
特別になされてはおらず、クロックドライバ６ａ，６ｂ
とセルとの間の配線長やクロックドライバ６ａ，６ｂに
接続されるセルの数などがまちまちである。従ってこの
ようなレイアウトを使用した場合クロックスキューによ
る誤動作が生じやすい。
ａ，６ｂとセルとの間のクロックラインに対する配慮は
特別になされてはおらず、クロックドライバ６ａ，６ｂ
とセルとの間の配線長やクロックドライバ６ａ，６ｂに
接続されるセルの数などがまちまちである。従ってこの
ようなレイアウトを使用した場合クロックスキューによ
る誤動作が生じやすい。
【０００５】図３はクロックスキューを低減させるため
の他のレイアウト構成を示したもので、このような構成
は日経エレクトロニクスＮｏ．５５２，ｐ．１２０に開
示されている。図３に示すレイアウト構成ではチャネル
レス型ゲートアレイ１００の内部論理回路エリア１０内
にクロック線３０を内部論理ゲート領域上に格子上に作
り、クロック線３０の太さも通常の信号線の２０〜３０
倍にする。そして強力なクロックドライバ４０ａ，４０
ｂを入出力セルエリア２０内に置き、クロックスキュー
を少なくするようにしている。尚、クロックドライバ４
０ａ，４０ｂはプリドライバ５０により外部のクロック
により駆動される。
の他のレイアウト構成を示したもので、このような構成
は日経エレクトロニクスＮｏ．５５２，ｐ．１２０に開
示されている。図３に示すレイアウト構成ではチャネル
レス型ゲートアレイ１００の内部論理回路エリア１０内
にクロック線３０を内部論理ゲート領域上に格子上に作
り、クロック線３０の太さも通常の信号線の２０〜３０
倍にする。そして強力なクロックドライバ４０ａ，４０
ｂを入出力セルエリア２０内に置き、クロックスキュー
を少なくするようにしている。尚、クロックドライバ４
０ａ，４０ｂはプリドライバ５０により外部のクロック
により駆動される。
【０００６】
【発明が解決しようとする課題】しかし図３に示すレイ
アウトを用いた場合、クロックラインの容量が大きくな
るため強力なクロックドライバが必要となる。このため
クロックドライバのスイッチングノイズに対する影響が
無視できなくなるという問題点があった。
アウトを用いた場合、クロックラインの容量が大きくな
るため強力なクロックドライバが必要となる。このため
クロックドライバのスイッチングノイズに対する影響が
無視できなくなるという問題点があった。
【０００７】更に強力なクロックドライバを必要とせ
ず、スイッチングノイズの影響を低減するための例とし
て、特開昭６３−１０８７４８号公報に開示されている
レイアウト構成が知られている。このレイアウト構成で
は内部論理回路エリアを各トランジスタ列ごとに分割し
ひとつのクロックドライバを各トランジスタ列の端部に
配置している。この様な構成を採用すると、図３に示す
レイアウト構成に比べて強力なクロックドライバを採用
する必要性はなくスイッチングノイズの影響は低減する
ことができるがクロックドライバの数が非常に多くなっ
てしまうという問題点があった。
ず、スイッチングノイズの影響を低減するための例とし
て、特開昭６３−１０８７４８号公報に開示されている
レイアウト構成が知られている。このレイアウト構成で
は内部論理回路エリアを各トランジスタ列ごとに分割し
ひとつのクロックドライバを各トランジスタ列の端部に
配置している。この様な構成を採用すると、図３に示す
レイアウト構成に比べて強力なクロックドライバを採用
する必要性はなくスイッチングノイズの影響は低減する
ことができるがクロックドライバの数が非常に多くなっ
てしまうという問題点があった。
【０００８】本発明は上述した問題点を解消するために
なされたもので、クロックスキューが小さく且つスイッ
チングノイズの影響が少なくしかもクロックドライバの
数を制限することのできる優れたゲートアレイ装置を提
供することを目的とする。
なされたもので、クロックスキューが小さく且つスイッ
チングノイズの影響が少なくしかもクロックドライバの
数を制限することのできる優れたゲートアレイ装置を提
供することを目的とする。
【０００９】
【課題を解決するための手段】本発明のゲートアレイ装
置は、内部論理回路エリアを等面積に仮想分割しその分
割された各領域の中央部にそれぞれクロックドライバを
配置しそれぞれのクロックドライバは配置された領域内
のクロックの供給を必要とするセルのみへクロックを供
給する様配線したものである。
置は、内部論理回路エリアを等面積に仮想分割しその分
割された各領域の中央部にそれぞれクロックドライバを
配置しそれぞれのクロックドライバは配置された領域内
のクロックの供給を必要とするセルのみへクロックを供
給する様配線したものである。
【００１０】
【作用】本発明では、内部論理回路エリアが等面積に仮
想分割されその分割された領域の各々に対して１個のク
ロックドライバを配置するため、各クロックドライバと
クロックの供給を必要とするセルとの配線長がそれぞれ
の仮想分割エリアごとに均一となり、且つ短くすること
ができる。クロックドライバの配置位置は仮想分割領域
の中心位置あるいはクロックの供給を必要とするセルの
重心位置となるように選択すれば更にクロックラインの
配線長は均一となり且つ配線長自身も短くなる。
想分割されその分割された領域の各々に対して１個のク
ロックドライバを配置するため、各クロックドライバと
クロックの供給を必要とするセルとの配線長がそれぞれ
の仮想分割エリアごとに均一となり、且つ短くすること
ができる。クロックドライバの配置位置は仮想分割領域
の中心位置あるいはクロックの供給を必要とするセルの
重心位置となるように選択すれば更にクロックラインの
配線長は均一となり且つ配線長自身も短くなる。
【００１１】
【実施例】図１は本発明の一実施例を示すゲートアレイ
装置のレイアウト図を示したものである。本実施例では
単純化のため内部論理回路エリア１０を４分割して示し
ているが、分割数が本実施例に限定されるものではなく
必要に応じて多数のエリアに分割することが可能であ
る。
装置のレイアウト図を示したものである。本実施例では
単純化のため内部論理回路エリア１０を４分割して示し
ているが、分割数が本実施例に限定されるものではなく
必要に応じて多数のエリアに分割することが可能であ
る。
【００１２】図中に斜線で示したセルはクロックを必要
とするセルである。一般にクロックを必要とするセルは
フリップフロップ等で構成される場合が多い。クロック
ドライバ２ａ，２ｂ，２ｃ，２ｄはそれぞれの仮想分割
領域のほぼ中央部に配置される。入力セル４からのクロ
ック信号はこれらの４分割された領域内に配置されたク
ロックドライバ２ａ，２ｂ，２ｃ，２ｄにそれぞれ接続
される。また、これらのクロックドライバ２ａ，２ｂ，
２ｃ，２ｄの出力は自身が配置された領域内のクロック
を必要とするセル５のみと接続される。
とするセルである。一般にクロックを必要とするセルは
フリップフロップ等で構成される場合が多い。クロック
ドライバ２ａ，２ｂ，２ｃ，２ｄはそれぞれの仮想分割
領域のほぼ中央部に配置される。入力セル４からのクロ
ック信号はこれらの４分割された領域内に配置されたク
ロックドライバ２ａ，２ｂ，２ｃ，２ｄにそれぞれ接続
される。また、これらのクロックドライバ２ａ，２ｂ，
２ｃ，２ｄの出力は自身が配置された領域内のクロック
を必要とするセル５のみと接続される。
【００１３】このようなレイアウト構成を採用すること
によりひとつのクロックドライバと接続されるクロック
の供給をするセルの数があまり多くならず且つ配線長も
短くなるため大きなクロックドライバを必要としなくな
る。
によりひとつのクロックドライバと接続されるクロック
の供給をするセルの数があまり多くならず且つ配線長も
短くなるため大きなクロックドライバを必要としなくな
る。
【００１４】従ってクロックドライバによるスイッチン
グノイズの影響がなく、かつ配線およびファンアウト負
荷が軽いためクロックスキューが小さく押さえられる。
更に分割数を適当に選ぶことによりクロックドライバの
数も少なくすることができる。なお分割領域の数は、ゲ
ートの規模、クロックスキューの許容範囲により適当に
選択されるが分割数にかかわらずクロックドライバとセ
ルとの間の配線長を短くすることができるのは従来と比
べて大きな特徴である。
グノイズの影響がなく、かつ配線およびファンアウト負
荷が軽いためクロックスキューが小さく押さえられる。
更に分割数を適当に選ぶことによりクロックドライバの
数も少なくすることができる。なお分割領域の数は、ゲ
ートの規模、クロックスキューの許容範囲により適当に
選択されるが分割数にかかわらずクロックドライバとセ
ルとの間の配線長を短くすることができるのは従来と比
べて大きな特徴である。
【００１５】図４及び図５はクロックドライバの配置例
を示したレイアウト図である。図４ではクロックドライ
バが仮想分割された形状の領域の中心位置に配置されて
いる。また図５に示す例では仮想分割された矩形内にあ
ってクロックの供給を必要とするセルすなわちフリップ
フロップの位置関係を考慮してその重心位置を求め、そ
の重心点にクロックドライバを配置している。図４及び
図５のいずれの配置を使用してもクロックドライバとセ
ルとの間の配線距離は短くできるのは言うまでもない。
を示したレイアウト図である。図４ではクロックドライ
バが仮想分割された形状の領域の中心位置に配置されて
いる。また図５に示す例では仮想分割された矩形内にあ
ってクロックの供給を必要とするセルすなわちフリップ
フロップの位置関係を考慮してその重心位置を求め、そ
の重心点にクロックドライバを配置している。図４及び
図５のいずれの配置を使用してもクロックドライバとセ
ルとの間の配線距離は短くできるのは言うまでもない。
【００１６】
【発明の効果】以上実施例に基づいて詳細に説明したよ
うに、本発明ではゲートアレイの内部論理回路エリアを
仮想的に等面積に分割し、その分割された領域のそれぞ
れの中心部にクロックドライバを配置し、配置した各々
のクロックドライバは自分自身が配置された領域内での
セルに対してクロックの供給を司るように配線が行なわ
れる。従って各々のクロックドライバの配線長が均一且
つ短くなり負荷も軽くなる為クロックスキューを小さく
することができる。またクロックドライバも強力である
必要がなくなる為スイッチングノイズの影響も小さくす
ることができる。
うに、本発明ではゲートアレイの内部論理回路エリアを
仮想的に等面積に分割し、その分割された領域のそれぞ
れの中心部にクロックドライバを配置し、配置した各々
のクロックドライバは自分自身が配置された領域内での
セルに対してクロックの供給を司るように配線が行なわ
れる。従って各々のクロックドライバの配線長が均一且
つ短くなり負荷も軽くなる為クロックスキューを小さく
することができる。またクロックドライバも強力である
必要がなくなる為スイッチングノイズの影響も小さくす
ることができる。
【図１】本発明の実施例を示すレイアウト図。
【図２】従来のゲートアレイのクロックラインの配線例
を示すレイアウト図。
を示すレイアウト図。
【図３】従来の他のクロックラインの配線例を示すレイ
アウト図。
アウト図。
【図４】本発明のクロックドライバの配置例を示すレイ
アウト図。
アウト図。
【図５】本発明の他のクロックドライバの配置例を示す
レイアウト図。
レイアウト図。
１ ユニットセル ２，２ａ，２ｂ，２ｃ，２ｄ クロックドライバをク
ロックを必要とするセル １０ 内部論理回路エリア ２０ 入出力セルエリア
ロックを必要とするセル １０ 内部論理回路エリア ２０ 入出力セルエリア
Claims (3)
- 【請求項１】 ゲートアレイの内部論理回路エリア内に
あってクロックの供給を必要とするセルにクロックドラ
イバを介してクロックを供給するゲートアレイ装置にお
いて、 前記内部論理回路エリアを等面積に仮想分割し、その分
割された各領域の中央部にそれぞれ前記クロックドライ
バを配置し、それぞれの前記クロックドライバは配置さ
れた領域内のクロックの供給を必要とするセルのみへク
ロックの供給をするよう配線が行なわれて構成されるこ
とを特徴とするゲートアレイ装置。 - 【請求項２】 前記分割された領域の中心位置に前記ク
ロックドライバを配置する事を特徴とする請求項１記載
のゲートアレイ装置。 - 【請求項３】 前記分割された領域内にあるクロックの
供給を必要とするセルの重心位置に前記クロックドライ
バを配置する事を特徴とする請求項１記載のゲートアレ
イ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4258252A JPH06112445A (ja) | 1992-09-28 | 1992-09-28 | ゲートアレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4258252A JPH06112445A (ja) | 1992-09-28 | 1992-09-28 | ゲートアレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112445A true JPH06112445A (ja) | 1994-04-22 |
Family
ID=17317648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4258252A Pending JPH06112445A (ja) | 1992-09-28 | 1992-09-28 | ゲートアレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112445A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000267756A (ja) * | 1999-03-18 | 2000-09-29 | Nec Corp | クロック分配回路およびクロック分配方法 |
| JP2007123336A (ja) * | 2005-10-25 | 2007-05-17 | Renesas Technology Corp | 半導体集積回路のクロック構成方法およびそのプログラム |
-
1992
- 1992-09-28 JP JP4258252A patent/JPH06112445A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000267756A (ja) * | 1999-03-18 | 2000-09-29 | Nec Corp | クロック分配回路およびクロック分配方法 |
| JP2007123336A (ja) * | 2005-10-25 | 2007-05-17 | Renesas Technology Corp | 半導体集積回路のクロック構成方法およびそのプログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010109 |