JPH07226439A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH07226439A JPH07226439A JP1510894A JP1510894A JPH07226439A JP H07226439 A JPH07226439 A JP H07226439A JP 1510894 A JP1510894 A JP 1510894A JP 1510894 A JP1510894 A JP 1510894A JP H07226439 A JPH07226439 A JP H07226439A
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- JP
- Japan
- Prior art keywords
- circuit
- output
- semiconductor integrated
- integrated circuit
- lsi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 半導体集積回路の完成後においても、出力回
路の駆動能力の変更を可能とする半導体集積回路を提供
する。 【構成】 複数の出力端子ごとに設けられる出力回路を
内蔵した半導体集積回路において、前記複数の出力回路
それぞれに、さらに並列に付加された１個以上の出力回
路と、前記複数の出力回路と前記並列に付加された出力
回路の双方のＯｎ／Ｏｆｆを制御する制御回路とを有す
る。
路の駆動能力の変更を可能とする半導体集積回路を提供
する。 【構成】 複数の出力端子ごとに設けられる出力回路を
内蔵した半導体集積回路において、前記複数の出力回路
それぞれに、さらに並列に付加された１個以上の出力回
路と、前記複数の出力回路と前記並列に付加された出力
回路の双方のＯｎ／Ｏｆｆを制御する制御回路とを有す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に、マスタースライス集積回路、ゲートアレイ集
積回路およびスタンダード集積回路に好適な出力回路を
内蔵した半導体集積回路に関するものである。
し、特に、マスタースライス集積回路、ゲートアレイ集
積回路およびスタンダード集積回路に好適な出力回路を
内蔵した半導体集積回路に関するものである。
【０００２】
【従来の技術】従来、この種の発明として、特開昭６２
−２１７６３０号公報に開示されているように、半導体
集積回路（以下、ＬＳＩ:Large Scale Integrationとい
う）に接続される負荷に応じて、ＬＳＩ内部に形成され
た２個の出力回路を並列接続して、駆動能力を倍増させ
る技術が知られている。
−２１７６３０号公報に開示されているように、半導体
集積回路（以下、ＬＳＩ:Large Scale Integrationとい
う）に接続される負荷に応じて、ＬＳＩ内部に形成され
た２個の出力回路を並列接続して、駆動能力を倍増させ
る技術が知られている。
【０００３】この技術は、パーソナルコンピュータ（以
下、ＰＣという）などの情報処理装置において、機能拡
張のためにＬＳＩが実装されているプリント配線板を増
設する場合、あるいはプリント配線板の設計変更する場
合に、ＬＳＩの出力回路の駆動能力が当初設計された値
より不足する場合に、ＰＣなどの動作不良（例えば、処
理スピードが遅くなるなど）を改善するために有効な技
術である。
下、ＰＣという）などの情報処理装置において、機能拡
張のためにＬＳＩが実装されているプリント配線板を増
設する場合、あるいはプリント配線板の設計変更する場
合に、ＬＳＩの出力回路の駆動能力が当初設計された値
より不足する場合に、ＰＣなどの動作不良（例えば、処
理スピードが遅くなるなど）を改善するために有効な技
術である。
【０００４】
【発明が解決しようとする課題】しかしながら、前記従
来技術は、ＬＳＩの設計段階において、予め想定した駆
動能力を有する出力回路をＬＳＩの開発時に決定してお
かなくてはならず、ＬＳＩ完成後に、その駆動能力を変
更することが出来ないという問題がある。
来技術は、ＬＳＩの設計段階において、予め想定した駆
動能力を有する出力回路をＬＳＩの開発時に決定してお
かなくてはならず、ＬＳＩ完成後に、その駆動能力を変
更することが出来ないという問題がある。
【０００５】本発明の目的は、半導体集積回路の完成後
においても、内蔵されている出力回路の駆動能力の変更
を可能とする半導体集積回路を提供することにある。
においても、内蔵されている出力回路の駆動能力の変更
を可能とする半導体集積回路を提供することにある。
【０００６】
【課題を解決するための手段】前記課題を解決するため
に本発明は、複数の出力端子ごとに設けられる出力回路
を内蔵した半導体集積回路において、前記複数の出力回
路それぞれに、さらに並列に付加された１個以上の出力
回路と、前記複数の出力回路と前記並列に付加された出
力回路の双方のＯｎ／Ｏｆｆを制御する制御回路とを有
するものである。
に本発明は、複数の出力端子ごとに設けられる出力回路
を内蔵した半導体集積回路において、前記複数の出力回
路それぞれに、さらに並列に付加された１個以上の出力
回路と、前記複数の出力回路と前記並列に付加された出
力回路の双方のＯｎ／Ｏｆｆを制御する制御回路とを有
するものである。
【０００７】
【作用】前記手段によれば、複数の出力端子ごとに設け
られる出力回路を内蔵した半導体集積回路において、前
記複数の出力回路それぞれに、１個以上の出力回路をさ
らに並列に付加して、前記複数の出力回路と前記並列に
付加された出力回路の双方のＯｎ／Ｏｆｆを制御するの
で、ＬＳＩ完成後であっても、内蔵されている出力回路
の駆動能力を変更することができる。
られる出力回路を内蔵した半導体集積回路において、前
記複数の出力回路それぞれに、１個以上の出力回路をさ
らに並列に付加して、前記複数の出力回路と前記並列に
付加された出力回路の双方のＯｎ／Ｏｆｆを制御するの
で、ＬＳＩ完成後であっても、内蔵されている出力回路
の駆動能力を変更することができる。
【０００８】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。
説明する。
【０００９】図１は本発明を適用した半導体集積回路の
一実施例を上部から見た概略平面図である。図１におい
て、１は半導体集積回路（ＬＳＩ）であり、２は外部端
子との配線を行うボンディングパッド、３は内部論理回
路（本実施例では、論理ＬＳＩチップを想定してい
る）、４はそれぞれのボンディングパッド２と内部論理
回路３との間に形成される出力セル回路、５は出力セル
回路のＯｎ／Ｏｆｆを制御する制御論理回路である。
一実施例を上部から見た概略平面図である。図１におい
て、１は半導体集積回路（ＬＳＩ）であり、２は外部端
子との配線を行うボンディングパッド、３は内部論理回
路（本実施例では、論理ＬＳＩチップを想定してい
る）、４はそれぞれのボンディングパッド２と内部論理
回路３との間に形成される出力セル回路、５は出力セル
回路のＯｎ／Ｏｆｆを制御する制御論理回路である。
【００１０】図２は出力セル回路部分を拡大した拡大図
である。図２において、出力セル回路４は、出力回路Ａ
６と出力回路Ｂ７から構成される。
である。図２において、出力セル回路４は、出力回路Ａ
６と出力回路Ｂ７から構成される。
【００１１】また、図２において、制御論理回路５に、
外部から出力セル回路４の駆動能力を変更するための入
力信号８を入力する入力セル回路９が設けられている。
外部から出力セル回路４の駆動能力を変更するための入
力信号８を入力する入力セル回路９が設けられている。
【００１２】なお、本実施例では、複数の出力回路（本
実施例では、出力回路Ａ６と出力回路Ｂ７の２つの出力
回路）から構成される回路を出力セル回路４と呼ぶこと
とする。
実施例では、出力回路Ａ６と出力回路Ｂ７の２つの出力
回路）から構成される回路を出力セル回路４と呼ぶこと
とする。
【００１３】次に、以上の構成による本発明を適用した
出力セル回路の動作について説明する。
出力セル回路の動作について説明する。
【００１４】図３は出力セル回路の機能仕様を説明する
ための説明図である。図３において、機能仕様説明図３
０は、駆動回路３１、セル配置３２および出力回路Ａ６
の動作３３の各項目から構成したものである。
ための説明図である。図３において、機能仕様説明図３
０は、駆動回路３１、セル配置３２および出力回路Ａ６
の動作３３の各項目から構成したものである。
【００１５】図３において、まず、出力セル回路４を構
成している出力回路Ｂ７の駆動能力のみで、外部に接続
される負荷に対応できる場合は、駆動回路３１として、
「出力回路Ｂのみ動作」３５に示すように、出力回路Ａ
６は動作させない。
成している出力回路Ｂ７の駆動能力のみで、外部に接続
される負荷に対応できる場合は、駆動回路３１として、
「出力回路Ｂのみ動作」３５に示すように、出力回路Ａ
６は動作させない。
【００１６】この時、「出力回路Ａの動作」３３として
は、図３に示すように、「無し（ｏｆｆ）」３７とな
る。
は、図３に示すように、「無し（ｏｆｆ）」３７とな
る。
【００１７】一方、出力セル回路４を構成している出力
回路Ｂ７の駆動能力のみで外部に接続される負荷に対応
できない場合には、駆動回路３１として、「出力回路Ａ
と出力回路Ｂの双方動作」３４に示すように、出力回路
Ａ６と出力回路Ｂ７の双方を動作させ、外部に接続され
る負荷に対処する。
回路Ｂ７の駆動能力のみで外部に接続される負荷に対応
できない場合には、駆動回路３１として、「出力回路Ａ
と出力回路Ｂの双方動作」３４に示すように、出力回路
Ａ６と出力回路Ｂ７の双方を動作させ、外部に接続され
る負荷に対処する。
【００１８】この場合の「出力回路Ａの動作」３３とし
ては、図３に示すように、「有り（ｏｎ）」３６とな
る。
ては、図３に示すように、「有り（ｏｎ）」３６とな
る。
【００１９】この出力回路Ａ６を動作させるために、入
力セル回路９を介して入力信号８を入力する。すると、
ＬＳＩ１に内蔵されている制御論理回路５が、出力回路
Ａ６およびＢ７双方を動作させることにより、出力セル
回路４の駆動能力を変更して外部に接続される負荷に対
処する。
力セル回路９を介して入力信号８を入力する。すると、
ＬＳＩ１に内蔵されている制御論理回路５が、出力回路
Ａ６およびＢ７双方を動作させることにより、出力セル
回路４の駆動能力を変更して外部に接続される負荷に対
処する。
【００２０】これにより、ＬＳＩの完成後であっても、
出力セル回路の駆動能力を変更することが可能となる。
出力セル回路の駆動能力を変更することが可能となる。
【００２１】また、駆動能力の変更可能範囲は、理論的
には、任意の倍数（ｎ倍）まで可能であるが、ＬＳＩの
チップサイズの制約から２〜３倍の駆動能力アップを実
現する出力セル回路を付加することが適当と考えられ
る。
には、任意の倍数（ｎ倍）まで可能であるが、ＬＳＩの
チップサイズの制約から２〜３倍の駆動能力アップを実
現する出力セル回路を付加することが適当と考えられ
る。
【００２２】また、１つの出力回路でｎ倍（２〜３倍）
の駆動能力を実現してもよいし、１倍の駆動能力の出力
回路をｎ個（２〜３個）並列に接続してもよい。
の駆動能力を実現してもよいし、１倍の駆動能力の出力
回路をｎ個（２〜３個）並列に接続してもよい。
【００２３】なお、入力セル回路から制御信号を入力す
る方法として、予めＤＩＰ−ＳＷ（ディップ・スイッ
チ）などで電圧を設定しておいて、ユーザが外部の負荷
が重いと判断した時に、そのＤＩＰ−ＳＷのＯｎ−Ｏｆ
ｆを操作してもよいし、外部に接続される負荷への駆動
パルスなどを監視しておき、その変化を検出して、自動
的に制御信号を入力する方法でもよい。
る方法として、予めＤＩＰ−ＳＷ（ディップ・スイッ
チ）などで電圧を設定しておいて、ユーザが外部の負荷
が重いと判断した時に、そのＤＩＰ−ＳＷのＯｎ−Ｏｆ
ｆを操作してもよいし、外部に接続される負荷への駆動
パルスなどを監視しておき、その変化を検出して、自動
的に制御信号を入力する方法でもよい。
【００２４】
【発明の効果】以上説明したように本発明によれば、複
数の出力端子ごとに設けられる出力回路を内蔵した半導
体集積回路において、前記複数の出力回路それぞれに、
さらに並列に付加された１個以上の出力回路と、前記複
数の出力回路と前記並列に付加された出力回路の双方の
Ｏｎ／Ｏｆｆを制御する制御回路とを有するので、ＬＳ
Ｉの完成後であっても、内蔵されている出力回路の駆動
能力を変更することができる。
数の出力端子ごとに設けられる出力回路を内蔵した半導
体集積回路において、前記複数の出力回路それぞれに、
さらに並列に付加された１個以上の出力回路と、前記複
数の出力回路と前記並列に付加された出力回路の双方の
Ｏｎ／Ｏｆｆを制御する制御回路とを有するので、ＬＳ
Ｉの完成後であっても、内蔵されている出力回路の駆動
能力を変更することができる。
【００２５】これにより、情報処理装置などにおいて、
機能拡張などに対応してプリント配線基板を増設する場
合や、プリント配線基板の設計を変更する場合に、ＬＳ
Ｉの出力回路の駆動能力が当初設計された値よりも不足
し、ＬＳＩの動作不良を引き起こすことがあるが、本発
明を適用した半導体集積回路を用いることにより、半導
体集積回路の完成後においても、外部に接続される負荷
に応じて、出力回路の駆動能力を制御論理回路からの制
御信号によって変更することが可能となり、情報処理装
置などの動作不良を防止することができるという効果が
ある。
機能拡張などに対応してプリント配線基板を増設する場
合や、プリント配線基板の設計を変更する場合に、ＬＳ
Ｉの出力回路の駆動能力が当初設計された値よりも不足
し、ＬＳＩの動作不良を引き起こすことがあるが、本発
明を適用した半導体集積回路を用いることにより、半導
体集積回路の完成後においても、外部に接続される負荷
に応じて、出力回路の駆動能力を制御論理回路からの制
御信号によって変更することが可能となり、情報処理装
置などの動作不良を防止することができるという効果が
ある。
【図１】本発明を適用した半導体集積回路の一実施例の
全体を上からみた概略平面図である。
全体を上からみた概略平面図である。
【図２】実施例の半導体集積回路の出力セル回路部分の
拡大図である。
拡大図である。
【図３】実施例の出力セル回路の機能仕様を説明するた
めの説明図である。
めの説明図である。
１…半導体集積回路（ＬＳＩ）、２…ボンディングパッ
ド、３…内部論理回路、４…出力セル回路、５…制御論
理回路、６…出力回路Ａ、７…出力回路Ｂ、８…入力信
号、９…入力セル回路、１０…制御信号。
ド、３…内部論理回路、４…出力セル回路、５…制御論
理回路、６…出力回路Ａ、７…出力回路Ｂ、８…入力信
号、９…入力セル回路、１０…制御信号。
Claims (1)
- 【請求項１】 複数の出力端子ごとに設けられる出力回
路を内蔵した半導体集積回路において、 前記複数の出力回路それぞれに、さらに並列に付加され
た１個以上の出力回路と、前記複数の出力回路と前記並
列に付加された出力回路の双方のＯｎ／Ｏｆｆを制御す
る制御回路とを有することを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1510894A JPH07226439A (ja) | 1994-02-09 | 1994-02-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1510894A JPH07226439A (ja) | 1994-02-09 | 1994-02-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07226439A true JPH07226439A (ja) | 1995-08-22 |
Family
ID=11879647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1510894A Pending JPH07226439A (ja) | 1994-02-09 | 1994-02-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07226439A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004265523A (ja) * | 2003-03-03 | 2004-09-24 | Renesas Technology Corp | 半導体装置 |
| US7080185B2 (en) | 2002-05-21 | 2006-07-18 | Renesas Technology Corp. | Bus control device altering drive capability according to condition |
-
1994
- 1994-02-09 JP JP1510894A patent/JPH07226439A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7080185B2 (en) | 2002-05-21 | 2006-07-18 | Renesas Technology Corp. | Bus control device altering drive capability according to condition |
| JP2004265523A (ja) * | 2003-03-03 | 2004-09-24 | Renesas Technology Corp | 半導体装置 |
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