JPH04274358A - 半導体ｌｓｉのクロックドライブ回路 - Google Patents

半導体ｌｓｉのクロックドライブ回路

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Publication number
JPH04274358A
JPH04274358A JP3034942A JP3494291A JPH04274358A JP H04274358 A JPH04274358 A JP H04274358A JP 3034942 A JP3034942 A JP 3034942A JP 3494291 A JP3494291 A JP 3494291A JP H04274358 A JPH04274358 A JP H04274358A
Authority
JP
Japan
Prior art keywords
clock
input
drivers
wiring
drive circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3034942A
Other languages
English (en)
Inventor
Hiroetsu Yamazaki
山崎　裕悦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP3034942A priority Critical patent/JPH04274358A/ja
Publication of JPH04274358A publication Critical patent/JPH04274358A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体ＬＳＩのクロック
ドライブ回路に関し、特に大規模超高速の半導体ＬＳＩ
のクロックドライブ回路に関する。
【０００２】
【従来の技術】従来、この種のクロックドライブ回路は
図３の配置図に示す様にＬＳＩ３１のクロック入力端子
３２と、クロック入力端子３２からのクロック信号を入
力する第１クロックドライバー３３と、第１クロックド
ライバー３３の出力から第１クロック配線３４によって
複数の第２クロックドライバー３５の入力に信号が分配
される。さらに第２クロックドライバー３５の出力は第
２クロック配線３６により負荷回路３７の入力に接続さ
れている。
【０００３】
【発明が解決しようとする課題】上述した従来の半導体
ＬＳＩクロックドライブ回路は１つの第１クロックドラ
イバーの出力を複数の第２クロックドライバーの入力に
分配し、さらに第２クロックドライバーの出力が複数の
負荷回路の入力に接続される構造となっているので、半
導体ＬＳＩが大規模となり、負荷回路の数が増すにつれ
てクロックドライバーの段数が増えるという欠点がある
。
【０００４】
【課題を解決するための手段】本発明のクロックドライ
ブ回路は複数のクロック入力端子と、各々のクロック入
力端子に入力が接続された複数のクロックドライバーと
、クロックドライバーの全ての出力を接続する内部クロ
ック配線を有している。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１の実施例を示す配置図である。 ＬＳＩチップ１１には、複数のクロックドライバー１３
の各々の入力に接続された複数のクロック入力端子１２
を有し、また内部クロック配線１４によってクロックド
ライバー１３の全ての出力が共通に接続されている。さ
らに内部クロック配線１４には複数の負荷回路１５が接
続されている。また各クロック端子に接続される各クロ
ックドライバー１３は全て同一の回路構成を有している
。ここでＬＳＩ外部より同一クロック信号が全てのクロ
ック入力端子１２に入力されると、同一回路で構成され
る全てのクロックドライバー１３に同時に入力されると
ともに、クロックドライバーを通して内部クロック配線
１４に出力される、その出力信号は全ての負荷回路１５
へ同時に入力される。
【０００６】図２は本発明の第２の実施例を示す配置図
である。ＬＳＩチップ２１において同一機能で異なった
駆動能力を有する複数のクロックドライバー２３の入力
にクロック入力端子２２が各々接続されている。また内
部配線２４により全てのクロックドライバー２３の出力
は共通に接続されている。さらに内部配線２４には全て
の負荷回路２５の入力が接続されている。ここでクロッ
クドライバーは負荷回路の数が多い領域付近には高駆動
能力のクロックドライバーを、負荷回路の数が少ない領
域付近には低駆動能力のクロックドライバーを配置する
。また基本動作は第１の実施例と同様である。
【０００７】
【発明の効果】以上説明したように本発明は複数のクロ
ック入力端子に各々の入力を接続した複数のクロックド
ライバーとこれら複数のクロックドライバーの出力を共
通接続したことにより負荷回路の数が増しても、クロッ
ク入力端子から負荷回路までのクロックドライバーの通
過段数が常に一足に出来る効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路配置図である
。
【図２】本発明の第２の実施例を示す回路配置図である
。
【図３】従来の一例を示す回路配置図である。
【符号の説明】
１１，２１，３１　　　　ＬＳＩチップ１２，２２，３
２　　　　クロック入力端子１３，２３，３３，３５　
　　　クロックドライバー１４，２４，３４，３６　　
　　クロック配線１５，２５，３７　　　　負荷回路

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】　　クロック入力端子とのクロックドライ
    バーを有する半導体ＬＳＩのクロックドライブ回路にお
    いて、複数のクロックドライバーの入力に接続さた各々
    のクロック入力端子を有し、またこれら複数のクロック
    ドライバーの全ての出力がクロック配線により共通に接
    続され、さらにこの各々のクロックドライバーが同一回
    路で構成されていることを特徴とする半導体ＬＳＩのク
    ロックドライブ回路。
  2. 【請求項２】　　前記複数のクロックドライバーが異な
    った回路構成を有している請求項１記載の半導体ＬＳＩ
    のクロックドライブ回路。
JP3034942A 1991-03-01 1991-03-01 半導体ｌｓｉのクロックドライブ回路 Pending JPH04274358A (ja)

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JP3034942A JPH04274358A (ja) 1991-03-01 1991-03-01 半導体ｌｓｉのクロックドライブ回路

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JP3034942A Pending JPH04274358A (ja) 1991-03-01 1991-03-01 半導体ｌｓｉのクロックドライブ回路

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JP (1) JPH04274358A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11914939B1 (en) * 2020-08-07 2024-02-27 Synopsys, Inc. Clock re-convergence pessimism removal through pin sharing during clock tree planning

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Publication number Priority date Publication date Assignee Title
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