JPS61101826A - マトリクス構造 - Google Patents
マトリクス構造Info
- Publication number
- JPS61101826A JPS61101826A JP22434084A JP22434084A JPS61101826A JP S61101826 A JPS61101826 A JP S61101826A JP 22434084 A JP22434084 A JP 22434084A JP 22434084 A JP22434084 A JP 22434084A JP S61101826 A JPS61101826 A JP S61101826A
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- JP
- Japan
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- output port
- state
- output
- output common
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマイクロプロセッサに接続されるマトリクス構
造の改良に関するものである。
造の改良に関するものである。
従来の技術
近年、種々の機器に於いてマイクロプロセッサが使用さ
れるようになってきており、このような機器に於いては
マイクロプロセッサの限られた数のポートを効率良く使
用もするため、操作スイッチ等をマトリクス構造にする
ことが多い。
れるようになってきており、このような機器に於いては
マイクロプロセッサの限られた数のポートを効率良く使
用もするため、操作スイッチ等をマトリクス構造にする
ことが多い。
第３図は従来のこの種のマトリクス構造の一例を示す回
路図であり、マイクロプロセッサ１のタイミング出力専
用ポート２〜５にはそれぞれアドレス線１４〜１７が接
続され、入力専用或いは入出力兼用ポート６〜９にはそ
れぞれダイオード１０〜１３を介してデータ線１８〜２
１が接続され、またアドレス線１４〜１７とデータ線１
８〜２１との交叉点にはスイッチ２２〜３７が設けられ
ている。このように、スイッチをマトリクス構造とする
ことにより、使用するポート数が同じであれば、スイッ
チを入力ポートに直列に接続した場合に比較して多くの
スイッチの状態を読取ることが可能となる。
路図であり、マイクロプロセッサ１のタイミング出力専
用ポート２〜５にはそれぞれアドレス線１４〜１７が接
続され、入力専用或いは入出力兼用ポート６〜９にはそ
れぞれダイオード１０〜１３を介してデータ線１８〜２
１が接続され、またアドレス線１４〜１７とデータ線１
８〜２１との交叉点にはスイッチ２２〜３７が設けられ
ている。このように、スイッチをマトリクス構造とする
ことにより、使用するポート数が同じであれば、スイッ
チを入力ポートに直列に接続した場合に比較して多くの
スイッチの状態を読取ることが可能となる。
ところで、オーディオ機器、車載用機器等に於いては益
々多機能化が図られ、操作スイッチ、表示器類の個数が
増加する傾向にある。このため、更に少ないポート数で
入力数を更に多くすることができるマトリクス構造が従
来より要望されている。
々多機能化が図られ、操作スイッチ、表示器類の個数が
増加する傾向にある。このため、更に少ないポート数で
入力数を更に多くすることができるマトリクス構造が従
来より要望されている。
発明が解決しようとする問題点
本発明は前述の如き要望を満足させたものであり、その
目的は少ないポート数で入力数を多くすることができる
マトリクス構造を提供することにある。
目的は少ないポート数で入力数を多くすることができる
マトリクス構造を提供することにある。
問題点を解決するための手段
本発明は前述の如き問題点を解決するため、マイクロプ
ロセッサの入出力兼用ポートにダイオードを介して接続
されるデータ線と、前記ダイオードより前記入出力兼用
ポート側に於いて前記入出力兼用ポートに接続されるア
ドレス線とを設けたものである。
ロセッサの入出力兼用ポートにダイオードを介して接続
されるデータ線と、前記ダイオードより前記入出力兼用
ポート側に於いて前記入出力兼用ポートに接続されるア
ドレス線とを設けたものである。
作用
例えば、アドレス線とデータ線との交叉点に接続されて
いるスイッチの状態を読取る場合は、読取るべきスイッ
チが接続されているアドレス線対応の入出力兼用ポート
を“Ｌ”とし、他の入出力兼用ポートを“Ｈ”とする。
いるスイッチの状態を読取る場合は、読取るべきスイッ
チが接続されているアドレス線対応の入出力兼用ポート
を“Ｌ”とし、他の入出力兼用ポートを“Ｈ”とする。
これにより、オン状態のスイッチ対応の入出力兼用ポー
トは“Ｌ”となり、オフ状態のスイッチ対応の入出力兼
用ポートは“Ｈ″のまま保持されるので、マイクロプロ
セッサは入出力兼用ボートの状態に基づいてスイッチの
状態を読取ることができる。即ち、入出力兼用ポートを
タイミング出力ポートとしても使用するものであるから
、少ないポート数で入力数を多くすることができる。
トは“Ｌ”となり、オフ状態のスイッチ対応の入出力兼
用ポートは“Ｈ″のまま保持されるので、マイクロプロ
セッサは入出力兼用ボートの状態に基づいてスイッチの
状態を読取ることができる。即ち、入出力兼用ポートを
タイミング出力ポートとしても使用するものであるから
、少ないポート数で入力数を多くすることができる。
実施例
第１図は本発明の実施例の回゛路図であり、ｃｐｕはマ
イクロプロセッサ、Ｐ１〜Ｐ４はそれぞれが例えば第２
図に示す構成を有する入出力兼用ポート、Ｄ１〜Ｄ４は
ダイオード、＾１〜Ａ４はアドレス線、Ｔ１〜Ｔ４はデ
ータ線、Ｓ１〜Ｓ１２はマトリクスの交叉点に設けられ
たスイッチ、Ｐは入出力兼用ポート、Ｑｌ。
イクロプロセッサ、Ｐ１〜Ｐ４はそれぞれが例えば第２
図に示す構成を有する入出力兼用ポート、Ｄ１〜Ｄ４は
ダイオード、＾１〜Ａ４はアドレス線、Ｔ１〜Ｔ４はデ
ータ線、Ｓ１〜Ｓ１２はマトリクスの交叉点に設けられ
たスイッチ、Ｐは入出力兼用ポート、Ｑｌ。
Ｑ３はｐチャネルのトランジスタ、Ｑ２．Ｑ４はｎチャ
ネルのトランジスタ、ＩＮは入力回路、ＯＵＴは出力回
路である。
ネルのトランジスタ、ＩＮは入力回路、ＯＵＴは出力回
路である。
マイクロプロセッサＣＰＵは、アドレス線＾１に接続さ
れているスイッチ３１〜Ｓ３の状態を読取る場合は入出
力兼用ポートＰ１を“Ｌ”、入出力兼用ポートＰ２〜Ｐ
４をＨ”とし、また、アドレス線Ａ２に接続されている
スイッチ３４〜Ｓ６の状態を読取る場合は入出力兼用ポ
ートＰ２を“Ｈ″、入出力兼用ポー１− Ｐｉ、Ｐ３．
Ｐ４を“Ｈ”とし、アドレス線＾３に接続されているス
イッチ３７〜Ｓ９の状態を読取る場合は入出力兼用ポー
トＰ３を“Ｌ”、入出力兼用ポー）ＰＬ。
れているスイッチ３１〜Ｓ３の状態を読取る場合は入出
力兼用ポートＰ１を“Ｌ”、入出力兼用ポートＰ２〜Ｐ
４をＨ”とし、また、アドレス線Ａ２に接続されている
スイッチ３４〜Ｓ６の状態を読取る場合は入出力兼用ポ
ートＰ２を“Ｈ″、入出力兼用ポー１− Ｐｉ、Ｐ３．
Ｐ４を“Ｈ”とし、アドレス線＾３に接続されているス
イッチ３７〜Ｓ９の状態を読取る場合は入出力兼用ポー
トＰ３を“Ｌ”、入出力兼用ポー）ＰＬ。
Ｐ２．Ｐ４を”Ｈ”とし、アドレス線Ａ４に接続されて
いるスイッチＳＩＯ〜Ｓ１２の状態を読取る場合は入出
力兼用ポートＰ４を“Ｌ”、入出力兼用ポートＰ１〜Ｐ
３を１Ｈ″とする。即ち、マイクロプロセッサＣＰＵは
入出力兼用ポートＰ１〜Ｐ４の内の１つをタイミング出
力ポートとして使用し、他の入出力兼用ポートを入力ポ
ートとして使用するものである。
いるスイッチＳＩＯ〜Ｓ１２の状態を読取る場合は入出
力兼用ポートＰ４を“Ｌ”、入出力兼用ポートＰ１〜Ｐ
３を１Ｈ″とする。即ち、マイクロプロセッサＣＰＵは
入出力兼用ポートＰ１〜Ｐ４の内の１つをタイミング出
力ポートとして使用し、他の入出力兼用ポートを入力ポ
ートとして使用するものである。
、 ここで、入出力兼用ポートＰを“Ｈ″にすることは
、出力回路ＯＵＴの出力信号ａを“Ｌ”とすることに対
応し、入出力兼用ポー）Ｐを“Ｌ”にすることは出力回
路ＯＵＴの出力信号ａを“Ｈ”とすることに対応するも
のであり、入出力兼用ポートＰを“Ｈ″とした場合はト
ランジスタＱｌ、Ｑ４はオフ状態、トランジスタＱ２．
Ｑ３はオン状態となり、また入出力兼用ポートＰを“Ｌ
”とした場合はトランジスタＱｌ、Ｑ４はオン状態、ト
ランジスタＱ２゜Ｑ３はオフ状態となる。また、入出力
兼用ポートＰが“Ｈ″の場合は入力回路ＩＮに供給され
る信号すはトランジスタＱ２がオン状態であるから、“
Ｌ”となり、入出力兼用ポートＰが“Ｈ″の場合は信号
すはトランジスタＱ２がオフ状態で＾ＡらＨ”となる。
、出力回路ＯＵＴの出力信号ａを“Ｌ”とすることに対
応し、入出力兼用ポー）Ｐを“Ｌ”にすることは出力回
路ＯＵＴの出力信号ａを“Ｈ”とすることに対応するも
のであり、入出力兼用ポートＰを“Ｈ″とした場合はト
ランジスタＱｌ、Ｑ４はオフ状態、トランジスタＱ２．
Ｑ３はオン状態となり、また入出力兼用ポートＰを“Ｌ
”とした場合はトランジスタＱｌ、Ｑ４はオン状態、ト
ランジスタＱ２゜Ｑ３はオフ状態となる。また、入出力
兼用ポートＰが“Ｈ″の場合は入力回路ＩＮに供給され
る信号すはトランジスタＱ２がオン状態であるから、“
Ｌ”となり、入出力兼用ポートＰが“Ｈ″の場合は信号
すはトランジスタＱ２がオフ状態で＾ＡらＨ”となる。
従って、入出力兼用ポートＰ１を“Ｌ”、入出力兼用ポ
ー）Ｐ２〜Ｐ４を“Ｈ”とした状態に於いて、例えばア
ドレス線Ａ１に接続されているスイッチ５１〜Ｓ３の内
のスイッチＳ３のみをオン状態にしたとすると、入出力
兼用ポートＰ４よりダイオードＤ４−スイッチＳ３→入
出力兼用ポートＰ１対応のトランジスタロ４→接地の経
路で電流が流れ、入出力兼用ポートＰ４は“Ｈ″からＬ
″に変化する。これにより、入出力兼用ポー１−Ｐ４対
応のトランジスタＱｌ、Ｑ２はそれぞれオン状態、オフ
状態となり、入力回路ＩＮに供給される信号すは“Ｌ”
から“Ｈ”に変化する。これに対して、オフ状態に保持
されているスイッチ去Ｓ１．Ｓ２対応の入出力兼用ポー
）Ｐ２．Ｐ３は“Ｈ″のまま保持されるので、入力回路
ＩＮに供給される信号すはＬ”のまま保持される。即ち
、オン状態のスイッチに対応する入出力兼用ポートは“
Ｌ”となり、オフ状態のスイッチに対応する入出力兼用
ボートは“Ｈ”のまま保持されるものであるから、マイ
クロプロセッサＣＰＵは入出力兼用ボートの状態に基づ
いてスイッチの状態を検出することができる。尚、他の
アドレス線Ａ２〜Ａ４に接続されているスイッチ３４〜
Ｓ１２の状態についても同様に検出することが可能であ
る。
ー）Ｐ２〜Ｐ４を“Ｈ”とした状態に於いて、例えばア
ドレス線Ａ１に接続されているスイッチ５１〜Ｓ３の内
のスイッチＳ３のみをオン状態にしたとすると、入出力
兼用ポートＰ４よりダイオードＤ４−スイッチＳ３→入
出力兼用ポートＰ１対応のトランジスタロ４→接地の経
路で電流が流れ、入出力兼用ポートＰ４は“Ｈ″からＬ
″に変化する。これにより、入出力兼用ポー１−Ｐ４対
応のトランジスタＱｌ、Ｑ２はそれぞれオン状態、オフ
状態となり、入力回路ＩＮに供給される信号すは“Ｌ”
から“Ｈ”に変化する。これに対して、オフ状態に保持
されているスイッチ去Ｓ１．Ｓ２対応の入出力兼用ポー
）Ｐ２．Ｐ３は“Ｈ″のまま保持されるので、入力回路
ＩＮに供給される信号すはＬ”のまま保持される。即ち
、オン状態のスイッチに対応する入出力兼用ポートは“
Ｌ”となり、オフ状態のスイッチに対応する入出力兼用
ボートは“Ｈ”のまま保持されるものであるから、マイ
クロプロセッサＣＰＵは入出力兼用ボートの状態に基づ
いてスイッチの状態を検出することができる。尚、他の
アドレス線Ａ２〜Ａ４に接続されているスイッチ３４〜
Ｓ１２の状態についても同様に検出することが可能であ
る。
このように、本実施例によれば４個のボートを使用して
１２個のスイッチの状態を読取ることが可能となる。こ
れに対して、第３図に示した従来例では４個のボートを
使用した場合は４個のスイッチの状態しか読取ることが
できない。即ち、本実施例によれば使用するポート数が
同じであれば、従来例に比較して読取ることができるス
イッチ数を多くすることができ、またスイッチが同じで
あれば使用するポート数を少ないものとすることができ
る。尚、従来例２本実施例それぞれの使用するポート数
と読取ることができるスイッチ数との関係を一般的に示
すと、従来例に於いてはＮ１１ｌのボートを使用した場
合は、最大でＮ２／４（１ｇのスイッチの状態しか読取
ることができないが、本実施例によればＮ２−Ｎ（ｌｐ
のスイッチの状態を読取ることが可能となる。
１２個のスイッチの状態を読取ることが可能となる。こ
れに対して、第３図に示した従来例では４個のボートを
使用した場合は４個のスイッチの状態しか読取ることが
できない。即ち、本実施例によれば使用するポート数が
同じであれば、従来例に比較して読取ることができるス
イッチ数を多くすることができ、またスイッチが同じで
あれば使用するポート数を少ないものとすることができ
る。尚、従来例２本実施例それぞれの使用するポート数
と読取ることができるスイッチ数との関係を一般的に示
すと、従来例に於いてはＮ１１ｌのボートを使用した場
合は、最大でＮ２／４（１ｇのスイッチの状態しか読取
ることができないが、本実施例によればＮ２−Ｎ（ｌｐ
のスイッチの状態を読取ることが可能となる。
発明の詳細
な説明したように本発明は、マイクロプロセッサの入出
力兼用ボートにダイオードを介して接続されるデータ線
と、前記ダイオードより前記入出力兼用ボート側に於い
て前記入出力兼用ボートに接続されるアドレス線とを備
えたものであり、入出力兼用ボートをタイミング出力ポ
ートとしても使用できるものであるから、使用するポー
ト数が同じであれば従来例に比較して入力数を多くする
ことができ、また入力数が同じであれば使用するポート
数を少なくすることができる利点がある。
力兼用ボートにダイオードを介して接続されるデータ線
と、前記ダイオードより前記入出力兼用ボート側に於い
て前記入出力兼用ボートに接続されるアドレス線とを備
えたものであり、入出力兼用ボートをタイミング出力ポ
ートとしても使用できるものであるから、使用するポー
ト数が同じであれば従来例に比較して入力数を多くする
ことができ、また入力数が同じであれば使用するポート
数を少なくすることができる利点がある。
従って、本発明によればマイクロプロセッサを使用した
機器の小型化、低コスト化を図ることが可能となる。
機器の小型化、低コスト化を図ることが可能となる。
第１図は本発明の実施例の回路図、第２図は入出力兼用
ボートの構成例を示す回路図、第３図は従来例の回路図
である。 １ 、ＣＰＵはマイクロプロセッサ、２〜５はタイミン
グ出力専用ボート、６〜９は入力専用或いは入出力兼用
ボート、Ｐ１〜Ｐ４は入出力兼用ボート、１０〜１３．
Ｄｉ〜Ｄ４はダイオード、１４〜１７． Ａｌ−Ａ
４はアドレス線、１８〜２１． Ｔｌ〜Ｔ４はデータ線
、２２〜３７゜Ｓ１〜Ｓ１２はスイッチである。 特許出願人 富士通テン株式会社 代理人弁理士玉蟲久五部（外１名） 第 １ 図 第 ２ 図 セ■
ボートの構成例を示す回路図、第３図は従来例の回路図
である。 １ 、ＣＰＵはマイクロプロセッサ、２〜５はタイミン
グ出力専用ボート、６〜９は入力専用或いは入出力兼用
ボート、Ｐ１〜Ｐ４は入出力兼用ボート、１０〜１３．
Ｄｉ〜Ｄ４はダイオード、１４〜１７． Ａｌ−Ａ
４はアドレス線、１８〜２１． Ｔｌ〜Ｔ４はデータ線
、２２〜３７゜Ｓ１〜Ｓ１２はスイッチである。 特許出願人 富士通テン株式会社 代理人弁理士玉蟲久五部（外１名） 第 １ 図 第 ２ 図 セ■
Claims (1)
- マイクロプロセッサの入出力兼用ポートにダイオードを
介して接続されるデータ線と、前記ダイオードより前記
入出力兼用ポート側に於いて前記入出力兼用ポートに接
続されるアドレス線とを備えたことを特徴とするマトリ
クス構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22434084A JPS61101826A (ja) | 1984-10-25 | 1984-10-25 | マトリクス構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22434084A JPS61101826A (ja) | 1984-10-25 | 1984-10-25 | マトリクス構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61101826A true JPS61101826A (ja) | 1986-05-20 |
Family
ID=16812218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22434084A Pending JPS61101826A (ja) | 1984-10-25 | 1984-10-25 | マトリクス構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61101826A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51145218A (en) * | 1975-06-09 | 1976-12-14 | Matsushita Electric Ind Co Ltd | Key matrix scanning circuit |
-
1984
- 1984-10-25 JP JP22434084A patent/JPS61101826A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51145218A (en) * | 1975-06-09 | 1976-12-14 | Matsushita Electric Ind Co Ltd | Key matrix scanning circuit |
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