KR900007377B1 - 3스테이트부 상보형 mos 집적회로 - Google Patents

3스테이트부 상보형 mos 집적회로 Download PDF

Info

Publication number
KR900007377B1
KR900007377B1 KR1019870010597A KR870010597A KR900007377B1 KR 900007377 B1 KR900007377 B1 KR 900007377B1 KR 1019870010597 A KR1019870010597 A KR 1019870010597A KR 870010597 A KR870010597 A KR 870010597A KR 900007377 B1 KR900007377 B1 KR 900007377B1
Authority
KR
South Korea
Prior art keywords
output
circuit
channel mos
gate
mos transistor
Prior art date
Application number
KR1019870010597A
Other languages
English (en)
Other versions
KR880008535A (ko
Inventor
다께노리 오끼다까
유끼오 미야자끼
Original Assignee
미쓰비시뎅끼 가부시끼가이샤
시기모리야
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시뎅끼 가부시끼가이샤, 시기모리야 filed Critical 미쓰비시뎅끼 가부시끼가이샤
Publication of KR880008535A publication Critical patent/KR880008535A/ko
Application granted granted Critical
Publication of KR900007377B1 publication Critical patent/KR900007377B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09425—Multistate logic
    • H03K19/09429—Multistate logic one of the states being the high impedance or floating state

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Abstract

내용 없음.

Description

3스테이트부 상보형 MOS 집적회로
제1도는 본 발명의 일실시예에 의한 3스테이트부 상보형 MOS 집적회로 표시도.
제2도는 출력의 입상 및 입하시간과 출력의 스파이크 노이즈와의 관계도.
제3도는 종래의 상보형 MOS 집적회로의 출력회로 표시도.
제4도는 제3도의 출력회로를 기판에 실장한 경우의 등가회로 표시도.
제5도는 제4도의 등가회로의 출력파형 표시도.
* 도면의 주요부분에 대한 부호의 설명
1 : 입력단자 2 : 출력단자
3 : 전원단자 4 : GND단자
5,6 : 제1,제2의 제어입력단자
Figure kpo00002
Figure kpo00003
,
Figure kpo00004
: 제1,제2의 제어신호
P1∼P5 : p채널 MOS 트랜지스터 N1∼N5 : n채널 MOS 트랜지스터
9,10 : 제1,제2의 병렬 트랜지스터회로 8,7 : 제1,제2의 아날로그스위치
11 : 출력전단회로 12 : 출력회로
C1,C2 : 정전용량
본 발명은 3스테이트부 상보형 MOS 집적회로에 관한 것으로서 특히 고속화를 도모하는 등의 이유로 출력회로의 드라이브 능력을 크게 설정한 경우에는 스위칭시의 노이즈발생을 저감할 수 있게 한 것이다. 제3도는 종래의 상보형 MOS 집적회로의 출력회로 표시도이다. 제3도에 있어서 2는 출력단자, 3은 Vcc 전압이 공급되는 전원단자(제1전원), 4는 GND단자(제2전원), 13은 트랜지스터(P1) 및 (N1)의 공통게이트 입력단자이다. 다음은 동작에 대하여 설명한다. 게이트 입력단자(13)가 GND 전위의 때는 트랜지스터(P1)이 온, 트랜지스터(N1)가 오프하고 출력단자(2)가 Vcc와 동전위가 된다. 역으로 게이트 입력단자(13)가 Vcc 전위인 때는 트랜지스터(P1)가 오프 트랜지스터(N1)가 온하고 출력단자(2)가 GND와 동전위가 된다. 게이트 입력단자(13)의 전위가 GND 전위와 Vcc 전위와의 사이에 있을 때는 트랜지스터(P1) 및 (N1)의 온저항의 비에 의하여 출력단자(2)의 전위가 결정된다.
제4는 제3도의 출력회로를 기판에 실장한 경우의 등가회로를 표시하고 도면중(L1) 및 (L2)는 Vcc단자(3)와 외부전원 Vcco단자(19)와의 사이 및 GND단자(4)와 외부 GNDo단자(20)와의 사이에 각각 형성된 L성분(집적회로의 프레임 금선, 프린트기판의 배선에 의하여 형성되는 인덕턴스성분)이다.
그런데 최근의 고속화 요구에 수반하여 출력회로를 구성하는 MOS 트랜지스터의 전류용량(드라이브 능력)은 매우 커지게되고 있다(예를 들면 Vcc=5V이며 출력단락전류는 200∼300mA).
또 그것에 따라 관통전류가 증대하고 도면에 있어서 L성분에서 발생하는 스파이크전압
Figure kpo00005
이 커진다. 제5도는 제4도의 회로의 출력단자(2)의 파형의 일예를 표시하고 도면중 횡축은 시간, 종축은 전압을 표시하고 VOH는 "H" 출력전압, VOL는 "L" 출력전압이다.
제4도의 회로에서 출력이 "L"에서 "H"로 또는 "H"에서 "L"로 변화한때에 커다란 스파이크전압이 발생하고 이 단자(2)에서 구동되는 타의 회로 또는 그 근처에 배치된 타의 회로의 오동작을 야기하는 등의 문제점이 있었다. 본 발명은 상기와 같은 문제점을 해결하기 위하여 된것으로서 출력회로를 구성하는 MOS 트랜지스터의 드라이브능력을 높게하여도 출력반전시의 스파이크 노이즈를 저감할 수 있고 또한 소비전력을적게 억제할 수가 있는 3스테이트부 상보형 MOS 집적회로 제공을 목적으로 하는 것이다. 본 발명에 관한 3스테이트부 상보형 MOS 집적회로는 제1, 제2의 전원간에 출력 p채널 MOS 트랜지스터와 출력 n채널 MOS 트랜지스터와를 직렬로 접속하여 출력회로를 구성하고 당해 2개의 MOS 트랜지스터의 각각의 게이트에 정전용량을 부가하는 것이다.
본 발명에 있어서는 출력회로를 구성하는 직렬접속의 2개의 p 및 n채널 MOS 트랜지스터의 게이트에 정전용량을 부가하였으므로 그 출력전단회로에서 공급되는 입력파형을 둔화시켜서 출력반전시에 출력회로에 흐르는 단위시간당의 전류량을 제한할 수 있다. 이하에서 본 발명의 일실시예를 도면에 따라 설명한다.
제1도는 본 발명의 일실시예에 의한 3스테이트부 상보형 MOS 집적회로를 표시하고 도면에 있어서, 1은 입력단자(IN), 2는 출력단자(OUT), 3은 Vcc 전압이 공급되는 전원단자(제1전원), 4는 GND 단자(제2전원), 5는 제1의 제어신호(
Figure kpo00006
)가 입력되는 제1제어입력단자, 6은 제2의 제어신호
Figure kpo00007
가 입력되는 제2제어입력단자, P1∼P5는 p채널 MOS 트랜지스터, N1∼N5는 n채널 MOS 트랜지스터이다. 9는 병렬접속의 p채널 MOS 트랜지스터(P2), (P3)로된 제1의 병렬트랜지스터회로, 10은 병렬접속의 n채널 MOS 트랜지스터(N2),(N3)으로된 제2의 병렬트랜지스터회로, 8은 p채널 및 n체널 MOS 트랜지스터(P4) 및 (N4)를 병렬로 접속하여서된 제1의 아날로그스위치, 7은 저항으로 사용되는 제2의 아날로그스위치이고 p채널 및 n채널 MOS 트랜지스터(P5),(N5)를 병렬로 접속하여 구성되었다. 11은 제1의 병렬 트랜지스터회로(9) 제2의 아날로그스위치(7) 제1의 아날로그스위치(8) 및 제2의 병렬 트랜지스터회로(10)를 이 순서로 전원단자(1)와 GND단자(4)와의 사이에 직렬로 접속하여서된 출력전단회로, 12는 p채널 MOS 트랜지스터(P1) 및 n채널 MOS 트랜지스터(N1)에 의하여 구성원 출력회로이다. 더우기 C1 및 C2는 각각 출력 p채널 MOS 트랜지스터(P1) 및 출력 n채널 MOS 트랜지스터(N1)의 게이트와 GND단자(4)와의 사이에 접속된 정전용량이다. 또 제2도는 상기 출력단자(2)의 출력파형의 입상, 입하시간(Tr), (Tf)와 제5도에 표시한스파이크 노이즈와의 관계를 규준화하여 표시한 것이다. 여기에서 Tr,Tf는 정전용량(C1) 및 (C2)의 크기에 기인한 것이고 정전용량(C1) 및 (C2)의 용량은 자유롭게 설정된다.
다음은 동작에 대하여 설명한다.
이와 같이 구성한 회로에서는 제어입력(
Figure kpo00008
)가 "L" 제어입력
Figure kpo00009
가 "H"인때 트랜지스터(P3) 및 (N3)은 오프, (P4) 및 (N4)는 온하기때문에 입력신호가 "L"라면 트랜지스터(P2), (P5) 및 (N1)은 온, P1은 오프하고 출력단자(2)에는 "L"가 출현하여 입력신호가 "H"로 반전하면 출력단자(2)에 "H"가 출현된다. 일방제어입력(
Figure kpo00010
)가 "H" 제어입력
Figure kpo00011
가 "L"인때 트랜지스터(P3) 및 (N3)은 온, (P4) 및 (N4)는 오프하기 때문에 입력신호에 불구하고 트랜지스터(P1) 및 (N1)은 오프하고 출력단자(2)는 고임피던스상태가 된다.
그리고 상술한 출력반전시 p채널 및 n채널 MOS 트랜지스터(P1), (N1)의 게이트에 부가한 정전용량(C1) 및 (C2)에 의하여 출력전단회로(11)에서 출력되는 신호의 파형을 둔화시킬 수가 있어 출력회로(12)에 흐르는 단위시간당의 전류량을 제한할 수가 있으며 제4도에 표시한 인덕턴스성분(L1) 및 (L2)에 생기는 저전력을 작게할 수 있다. 또 제1, 제2의 병렬 트랜지스터회로(9), (10) 사이에 삽입된 저항용의 제2의 아날로그스위치에 의하여 관통전류를 작게 억제할 수 있다. 이와같이 본 실시예에서는 출력 p채널 및 출력 n채널 MOS 트랜지스터(P1), (N1)의 게이트에 정전용량(C1),(C2)를 부가하였으므로 그 드라이브능력을 높이더라도 출력반전시의 스파이크 노이즈를 저감할 수 있고 더우기 제1, 제2의 병렬트랜지스터회로(9), (10) 사이에 저항용 제2의 아날로그스위치(7)를 삽입하였으므로 관통전류를 작게 억제할 수가 있고 이것에 의하여 소비전력을 작게 억제할 수 있는 효과가 있다.
더우기 상기 실시예에서는 상보형 MOS 집적회로의 경우에 대하여 설명하였지만 이것은 nMOS 집적회로 또는 pMOS 집적회로이어도 좋고 상기 실시예와 동일한 효과를 나타낸다. 상술한 바와 같이 이 발명에 의하면 출력회로를 구성하는 직렬접속의 p채널 및 n채널 MOS 트랜지스터의 게이트에 각각 정전용량을 부가하였으므로 출력전단회로에서 출력되는 신호의 파형을 둔화시킬 수가 있고 이에 의하여 출력반전시에 발생하는 노이즈를 저감할 수 있고 또한 소비전력을 작게 억제할 수 있는 3스테이트부 상보형 MOS 집적회로를 얻을 수 있는 것이다.

Claims (3)

  1. 제1,제2전원간에 출력 p채널 MOS 트랜지스터와 출력 n채널 MOS 트랜지스터와를 직렬접속하여서되고 당해 양 트랜지스터의 공통 접속점에서 데이터 출력을 출력하는 출력회로와 상기 출력회로의 상태를 제1,제2의 제어신호에 기준하여 입력신호에 상응하는 신호를 출력하는 상태와 신호를 출력하지 않는 상태와의 사이에서 전환하는 출력전단회로와 당해 출력전단회로와 상기 출력회로와의 사이에 설치되고 상기 입력신호를 둔화시키는 신호처리수단을 구비한 것을 특징으로 하는 3스테이트부 상보형 MOS 집적회로.
  2. 제1항에 있어서 상기 신호처리수단은 상기 출력회로의 출력 p채널 및 출력 n채널 MOS 트랜지스터의 각 게이트와 상기 제1,제2의 전원의 어느것과의 사이에 접속된 제1 및 제2의 정전용량일 것을 특징으로 한 3스테이트부 상보형 MOS 집적회로.
  3. 제1항 또는 제2항에 있어서 상기 출력전단회로는 게이트에 상기 입력신호를 받는 p채널 MOS 트랜지스터 및 게이트에 상기 제2의 제어신호를 받는 p채널 MOS 트랜지스터를 병렬 접속하였으며 상기 제1전원과 상기 출력 p채널 MOS 트랜지스터의 게이트와의 사이에 설치된 제1의 병렬 트랜지스터회로와 게이트에 상기 입력신호를 받는 n채널 MOS 트랜지스터 및 게이트에 상기 제2의 제어신호와를 논리가 반전한 제1의 제어신호를 받는 n채널 MOS 트랜지스터를 병렬접속하였으며 상기 출력 n채널 MOS 트랜지스터의 게이트와 상기 제2의 전원과의 사이에 설치된 제2의 병렬 트랜지스터회로와 게이트에 상기 제1의 제어신호를 받는 p채널 MOS 트랜지스터 및 게이트에 상기 제2의 제어신호를 받는 n채널 MOS 트랜지스터를 병렬접속하였으며 상기 출력 p채널 MOS 트랜지스터의 게이트와 상기 출력 n채널 MOS 트랜지스터의 게이트와의 사이에 삽입되고 상기 출력회로를 구동하는 제1아날로그스위치와 게이트에 상기 입력신호를 받는 p채널 및 n채널 MOS 트랜지스터를 병렬접속하였고 상기 출력 p채널 MOS 트랜지스터의 게이트와 출력 n채널 MOS 트랜지스터의 게이트와의 사이에 상기 제1의 아날로그스위치와 상호 직렬접속되도록 삽입된 제2의 아날로그스위치로 구성되는 것을 특징으로 하는 3스테이트부 상보형 MOS 집적회로.
KR1019870010597A 1986-12-04 1987-09-24 3스테이트부 상보형 mos 집적회로 KR900007377B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP61290195A JPS63142719A (ja) 1986-12-04 1986-12-04 ３ステ−ト付相補型ｍｏｓ集積回路
JP61-290195 1986-12-24

Publications (2)

Publication Number Publication Date
KR880008535A KR880008535A (ko) 1988-08-31
KR900007377B1 true KR900007377B1 (ko) 1990-10-08

Family

ID=17752984

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019870010597A KR900007377B1 (ko) 1986-12-04 1987-09-24 3스테이트부 상보형 mos 집적회로

Country Status (5)

Country Link
US (1) US4837463A (ko)
JP (1) JPS63142719A (ko)
KR (1) KR900007377B1 (ko)
DE (1) DE3741029A1 (ko)
NL (1) NL8702900A (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2574839B2 (ja) * 1988-01-20 1997-01-22 株式会社日立製作所 クロック駆動回路
US5065048A (en) * 1988-09-19 1991-11-12 Hitachi, Ltd. Semiconductor logic circuit with noise suppression circuit
DE3904901A1 (de) * 1989-02-17 1990-08-23 Texas Instruments Deutschland Integrierte gegentakt-ausgangsstufe
US5153464A (en) * 1990-12-14 1992-10-06 Hewlett-Packard Company Bicmos tri-state output buffer
TW242204B (ko) * 1991-12-09 1995-03-01 Philips Nv
US6753708B2 (en) * 2002-06-13 2004-06-22 Hewlett-Packard Development Company, L.P. Driver circuit connected to pulse shaping circuitry and method of operating same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4295062A (en) * 1979-04-02 1981-10-13 National Semiconductor Corporation CMOS Schmitt trigger and oscillator
US4363978A (en) * 1980-07-31 1982-12-14 Rockwell International Corporation Reduced power tristate driver circuit
US4456837A (en) * 1981-10-15 1984-06-26 Rca Corporation Circuitry for generating non-overlapping pulse trains
JPS5923915A (ja) * 1982-07-30 1984-02-07 Toshiba Corp シユミツトトリガ回路
JPH06103837B2 (ja) * 1985-03-29 1994-12-14 株式会社東芝 トライステ−ト形出力回路
JPH0648616A (ja) * 1992-07-27 1994-02-22 Canon Inc 画像形成装置

Also Published As

Publication number Publication date
NL8702900A (nl) 1988-07-01
KR880008535A (ko) 1988-08-31
US4837463A (en) 1989-06-06
DE3741029C2 (ko) 1989-03-02
DE3741029A1 (de) 1988-06-16
JPS63142719A (ja) 1988-06-15

Similar Documents

Publication Publication Date Title
US5430335A (en) Simplified low-noise output buffer circuit
EP0303341B1 (en) Output buffer circuits
US5399915A (en) Drive circuit including two level-shift circuits
KR19980081521A (ko) 낮은 항복 전압을 갖는 출력 버퍼 회로
US4806802A (en) CMOS circuit having shoot through current control
EP0341740B1 (en) Complementary output circuit for logic circuit
KR900007377B1 (ko) 3스테이트부 상보형 mos 집적회로
JPH04150411A (ja) 二重電圧源インタフェース回路
KR19980058197A (ko) 제어신호를 이용한 출력패드 회로
JPH10209852A (ja) レベルシフター
EP1360765B1 (en) Buffers with reduced voltage input/output signals
KR930007566B1 (ko) Bi-CMOS회로
JP3540401B2 (ja) レベルシフト回路
JPH0677804A (ja) 出力回路
US20100085078A1 (en) Digital Logic Voltage Level Shifter
CN114095004A (zh) 驱动电路
US6472911B1 (en) Output buffer circuit of semiconductor integrated circuit
KR900001810B1 (ko) 3스태이트부 상보형 mos 집적회로
US6150844A (en) High voltage tolerance output stage
JPS62284524A (ja) 相補型ｍｏｓ集積回路
JPH0355912A (ja) ヒステリシス回路
JPH03123220A (ja) 出力回路
KR910001069B1 (ko) 상보형 mos집적회로
JP2855796B2 (ja) 半導体出力回路
JPH0514173A (ja) しきい値可変バツフア回路

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20000928

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee