KR880008535A - 3스테이트부 상보형 mos 집적회로 - Google Patents

3스테이트부 상보형 mos 집적회로 Download PDF

Info

Publication number
KR880008535A
KR880008535A KR1019870010597A KR870010597A KR880008535A KR 880008535 A KR880008535 A KR 880008535A KR 1019870010597 A KR1019870010597 A KR 1019870010597A KR 870010597 A KR870010597 A KR 870010597A KR 880008535 A KR880008535 A KR 880008535A
Authority
KR
South Korea
Prior art keywords
output
mos transistor
channel mos
gate
circuit
Prior art date
Application number
KR1019870010597A
Other languages
English (en)
Other versions
KR900007377B1 (ko
Inventor
다께노리 오끼다까
유끼오 미야자끼
Original Assignee
시기모리야
미쓰비시 뎅끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 시기모리야, 미쓰비시 뎅끼 가부시끼가이샤 filed Critical 시기모리야
Publication of KR880008535A publication Critical patent/KR880008535A/ko
Application granted granted Critical
Publication of KR900007377B1 publication Critical patent/KR900007377B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09425—Multistate logic
    • H03K19/09429—Multistate logic one of the states being the high impedance or floating state

Abstract

내용 없음.

Description

3스테이트부 상보형 MOS 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

Claims (3)

  1. 제1,제2전원간에 출력 p채널 MOS트랜지스터와 출력 n채널 MOS 트랜지스터와를 직렬접속하여서 되고 당해 양 트랜지스터의 공통 접속점에서 테이터 출력을 출력하는 출력회로와 상기 출력회로의 상태를 제1, 제2의 제어신호에 기준하여 입력신호에 상응하는 신호를 출력하는 상태와 신호를 출력하지 않는 상태와의 사이에서 전환하는 출력전단회로와 당해 출력전단회로와 상기 출력회로와의 사이에 설치되고 상기 입력신호를 둔화시키는 신호처리수단을 구비한 것을 특징으로 하는 3스테이트부 상보형 MOS 집적회로.
  2. 제1항에 있어서, 상기 신호처리수단은 상기 출력회로의 출력 p채널 및 출력 n채널 MOS트랜지스터의 각 게이트와 상기 제1,제2의 전원의 어느 것과의 사이에 접속된 제1 및 제2의 정전용량일 것을 특징으로 한 3스테이트부 상보형 MOS집적회로.
  3. 제1항 또는 제2항에 있어서 상기 출력전단회로는 게이트에 상기 입력신호를 받는 p채널 MOS트랜지스터 및 게이트에 상기 제2의 제어신호를 받는 p채널 MOS트랜지스터를 병렬접속하였으며 상기 제1전원과 상기 출력 p채널 MOS트랜지스터의 게이트와의 사이에 설치된 제1의 병렬 트랜지스터회로와 게이트에 상기 입력 신호를 받는 n채널 MOS트랜지스터 및 게이트에 상기 제2의 제어신호와를 논리가 반전한 제1의 제어 신호를 받는 n채널 MOS트랜지스터를 병렬접속하였으며 상기 출력 n채널 MOS트랜지스터의 게이트와 상기 제2의 전원과의 사이에 설치된 제2의 병렬 트랜지스터회로와 게이트에 상기 제1의 제어신호를 받는 p채널 MOS트랜지스터 및 게이트에 상기 제2의 제어신호를 받는 n채널 MOS트랜지스터를 병렬적속하였으며 상기 출력 n채널 MOS트랜지스터의 게이트와 상기 출력 n채널 MOS트랜지스터의 게이트와의 사이에 삽입되고 상기 출력회로를 구동하는 제1아날로그스위치와 게이트에 상기 입력신호를 받는 p채널 및 n채널 MOS트랜지스터를 병렬접속하였고 상기 출력 p채널 MOS트랜지스터의 게이트와 출력 n채널 MOS트랜지스터의 게이트와의 사이에 상기 제1의 아날로그스위치와 상호 직렬접속되도록 삽입된 제2의 아날로그스위치로 구성되는 것을 특징으로 하는 3스테이트부 상보형 MOS집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019870010597A 1986-12-04 1987-09-24 3스테이트부 상보형 mos 집적회로 KR900007377B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP61-290195 1986-12-04
JP61290195A JPS63142719A (ja) 1986-12-04 1986-12-04 ３ステ−ト付相補型ｍｏｓ集積回路

Publications (2)

Publication Number Publication Date
KR880008535A true KR880008535A (ko) 1988-08-31
KR900007377B1 KR900007377B1 (ko) 1990-10-08

Family

ID=17752984

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019870010597A KR900007377B1 (ko) 1986-12-04 1987-09-24 3스테이트부 상보형 mos 집적회로

Country Status (5)

Country Link
US (1) US4837463A (ko)
JP (1) JPS63142719A (ko)
KR (1) KR900007377B1 (ko)
DE (1) DE3741029A1 (ko)
NL (1) NL8702900A (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2574839B2 (ja) * 1988-01-20 1997-01-22 株式会社日立製作所 クロック駆動回路
US5065048A (en) * 1988-09-19 1991-11-12 Hitachi, Ltd. Semiconductor logic circuit with noise suppression circuit
DE3904901A1 (de) * 1989-02-17 1990-08-23 Texas Instruments Deutschland Integrierte gegentakt-ausgangsstufe
US5153464A (en) * 1990-12-14 1992-10-06 Hewlett-Packard Company Bicmos tri-state output buffer
TW242204B (ko) * 1991-12-09 1995-03-01 Philips Nv
US6753708B2 (en) * 2002-06-13 2004-06-22 Hewlett-Packard Development Company, L.P. Driver circuit connected to pulse shaping circuitry and method of operating same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4295062A (en) * 1979-04-02 1981-10-13 National Semiconductor Corporation CMOS Schmitt trigger and oscillator
US4363978A (en) * 1980-07-31 1982-12-14 Rockwell International Corporation Reduced power tristate driver circuit
US4456837A (en) * 1981-10-15 1984-06-26 Rca Corporation Circuitry for generating non-overlapping pulse trains
JPS5923915A (ja) * 1982-07-30 1984-02-07 Toshiba Corp シユミツトトリガ回路
JPH06103837B2 (ja) * 1985-03-29 1994-12-14 株式会社東芝 トライステ−ト形出力回路
JPH0648616A (ja) * 1992-07-27 1994-02-22 Canon Inc 画像形成装置

Also Published As

Publication number Publication date
US4837463A (en) 1989-06-06
DE3741029A1 (de) 1988-06-16
KR900007377B1 (ko) 1990-10-08
JPS63142719A (ja) 1988-06-15
NL8702900A (nl) 1988-07-01
DE3741029C2 (ko) 1989-03-02

Similar Documents

Publication Publication Date Title
KR930003556A (ko) 점진적 턴-온 특성의 cmos 구동기
KR930003555A (ko) 프로그램 가능한 출력 구동회로
KR900002328A (ko) 감지회로
KR950022130A (ko) 다중 전압시스템용 출력 버퍼회로, 입력 버퍼회로 및 양방향 버퍼회로
KR950027822A (ko) 전압레벨변환회로
KR900013380A (ko) 전압 제어회로
KR870011616A (ko) 센스 앰프
KR890010906A (ko) 스태틱 ram의 출력회로
KR900001042A (ko) Cmos 인버터를 구비한 반도체 집적회로
KR900002558A (ko) 출력회로
KR910002127A (ko) 전원절환회로
KR870004446A (ko) 래치회로
KR880008535A (ko) 3스테이트부 상보형 mos 집적회로
KR880006850A (ko) 3스테이트 부설 상보형 mos집적회로
KR860009418A (ko) 반도체 메모리 장치의 디코오더 회로
KR940008074A (ko) 반도체 집적 회로
KR970031348A (ko) 배타적 오아/노아게이트 회로
KR960009408A (ko) 노이즈 감소 출력 버퍼
KR940004833A (ko) 씨엠오에스(cmos)회로의 래치업 저감출력 드라이버 및 래치업 저감방법
KR940020690A (ko) 저전력소모 및 고속 노아게이트 집적회로
KR950010366A (ko) 2 입력 기능들을 전부 제공하기 위한 베이스 셀 소자
KR920003703A (ko) 저 동적 임피던스를 갖는 단일-구동 레벨이동기
KR920702901A (ko) 프로그램 가능한 논리소자
KR890007286A (ko) 제어신호 출력회로
KR880004655A (ko) 전송 게이트 회로

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20000928

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee