KR940008074A - 반도체 집적 회로 - Google Patents

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도시히데 쯔보이
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세끼모또 다다히로
니뽄 덴끼 가부시끼가이샤
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Abstract

상보 MOS 구조를 갖는 반도체 집적 회로는 내부 논리 회로의 논리 출력을 입력시키기 위해 상보 MOS 인버터 구조의 출력 버퍼 제어부와, 출력 버퍼 제어부의 출력을 게이트 입력으로서 수신하고 논리 출력을 외부적으로 출력시키기 위한 제1전도 형태의 출력 버퍼링 MOS 트랜지스터와, 제2전도 형태의 MOS 트랜지스터의 임계값에 대응하는 크기로 전원 전위보다 낮은 제2전도 형태의 MOS 트랜지스터의 전원의 레벨 이동을 발생하는 레벨 이동수단을 구비한다.

Description

반도체 집적 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 제1실시예의 한 회로 다이어그램.
제2도(a) 내지 제2도(f)는 제1도 회로 동작의 한예로 보여주는 여러 부분에서의 전위 레벨의 변화도.
제3도(a) 내지 제3도(f)는 제1도 회로 동작의 다른 예를 보여주는 여러 부분에서 전위 레벨의 변화도.
제4도는 본 발명의 제2실시예의 회로 다이어그램.
제5도는 본 발의 제3실시예의 회로 다이어그램.

Claims (7)

  1. 상보(complementary) MOS 구조를 갖는 반도체 집적 회로에 있어서, 내부 논리 회로의 출력을 입력시키기 위한 상보 MOS 인버터 구조의 출력 버퍼 제어부와, 출력 버퍼 제어부의 출력을 게이트 입력으로서 수신하고 드레인으로부터 논리 출력을 외부적으로 출력키 위한 제1전도 형태의 출력 버퍼링 MOS 트랜지스터와, 제2전도성 형태의 MOS 트랜지스터의 임계 값에 대응하는 크기로 전원 전위보다 낮게 되는 출력 버퍼 제어 위치에서 제2전도성 형태의 MOS 트랜지스터의 전원 전위 레벨 이동을 발생하기 위한 레벨 이동 수단을 구비하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 레벨 이동 수단은 제2전도 형태의 MOS 트랜지스터를 구비하며, 트랜지스터의 게이트와 드레인은 공통 접속되어 있는 반도체 집적 회로.
  3. 제2항에 있어서, 상기 제1전도성 형태는 N 채널 형태이고 제2전도성 형태는 P-채널 형태이며, 전원 전위는 고전원 전위인 반도체 집적 회로.
  4. 제3항에 있어서, 풀 다운(full down)저항은 출력 버퍼링 MOS 트랜지스터의 게이트와 저전원 전위간에 제공되는 반도체 집적 회로.
  5. 제2항에 있어서,상기 제1전도성 형태는 P-채널 형태이며, 상기 제2전도성 형태는 N-채널 형태이고 전원 전위는 저전원 전위인 반도체 집적 회로.
  6. 제5항에 있어서, 풀업(pull up) 저항은 출력 버퍼링 MOS 트랜지스터와 고 전원 전위 간에 제공되는 반도체 집적 회로.
  7. 상보 MOS 구조를 갖는 반도체 집적 회로에 있어서,내부 논리 회로 논리 출력의 상호 반대 극성을 입력키위해 상보 MOS 인버터 구조의 제1 및 제2출력 버퍼 제어부와, 상기 제1 및 제2 출력 버퍼 제어부의 각각의 출력게이트 입력으로서 수신하고 논리 출력을 외부적으로 출력키 위해 공통 접속된 드레인을 갖는 상호 반대의 전도형태 제1 및 제2 출력 버퍼링 MOS 트랜지스터와, 상기 제1반대 전도형태의 MOS 트랜지스터의 임계 값에 대응하는 크기로 전원 전위보다 낮은 제1출력 버퍼링 MOS 트랜지스터와 반대 전도 형태를 갖는 제1출력 버퍼 제어부에서 제1의 반대 전도형태의 MOS 트랜지스터 전위의 레벨 이동을 발생하는 제1레벨 이동 수단과, 제2의 반대 형태의 MOS 트랜지스터의 임계치에 대응한 크기로 전원 전위보다 더 작은 제2출력 버퍼링 MOS 트랜지스터와 반대전도 형태를 갖는 제2출력 버퍼 제어부에서 제2의 반대 전도형태의 MOS 트랜지스터의 전원의 레벨 이동을 발생하는 제2레벨 이동 수단을 구비하는 반도체 집적 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930017607A 1992-09-03 1993-09-03 반도체 집적 회로 KR0143388B1 (ko)

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KR0143388B1 KR0143388B1 (ko) 1998-08-17

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