KR920013441A - 반도체집적회로 - Google Patents

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KR920013441A
KR920013441A KR1019910023412A KR910023412A KR920013441A KR 920013441 A KR920013441 A KR 920013441A KR 1019910023412 A KR1019910023412 A KR 1019910023412A KR 910023412 A KR910023412 A KR 910023412A KR 920013441 A KR920013441 A KR 920013441A
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히로시 시게하라
마사노리 기누가사
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아오이 죠이치
가부시키가이샤 도시바
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356165—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit
    • H—ELECTRICITY
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Abstract

내용 없음

Description

반도체집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 반도체집적회로에서의 출력회로의 기본 구성을 나타낸 불럭도

Claims (3)

  1. 입력신호가 입력되는 입력단 회로(1)와, 상기 입력된 회로 (1)의 출력신호를 반전시키는 중간단 회로(2), 상기 중간단 회로(2)의 출력신호를 반전시키거나 혹은 반전시키지 않고 출력단자로 출력하는 출력단 회로(3), 상기 각 회로로 동작전원을 공급하는 전원배선중 제1전원배선(Vcc)과 상기 입력된 회로(1)의 출력단간에 2개의 P채널 트랜지스터(P1,P2)가 직렬로 접속되어 이루어진 제1래치회로(4), 상기 동작전원을 공급하는 전원배선중 제2전원배선(Vss)과 입력단 회로(1)의 출력단간에 2개의 N채널 트랜지스터(N1,N2)가 직렬로 접속되어 이루어진 제2래치회로(5) 및 상기 2개의 래치회로(4,5)에서의 각각의 2개의 트랜지스터의 각 게이트에 대응하여 상기 중간단 회로(2)의 출력신호 및 이 출력신호로부터 생성되어 지연된 신호를 공급하는 래치제어회로(6)를 구비하여 구성되어 있는 것을 특징으로 하는 반도체집적회로.
  2. 제1항에 있어서, 상기 출력단 회로(3)는 상기 중간단 회로(2)의 출력신호를 반전시키는 홀수단의 인버터(IV3)및 그 홀수단의 인버터회로의 출력신호를 버퍼증폭시켜 출력단자로 출력하는 출력버퍼회로(20)로 구성되고, 상기 래치제어회로(6)는 상기 출력단 회로(3)의 출력신호를 소정의 시간동안 지연시키는 지연회로(7)를 갖추어 구성되어, 상기 중간단 회로(2)의 출력신호 및 상기 지연회로(7)의 출력신호를 공급하는 것을 특징으로 하는 반도체집적회로.
  3. 제1항에 있어서, 상기 출력단 회로(3)는 상기 중간단 회로(2)의 출력신호를 버퍼증폭시켜 출력단자로 출력하는 출력버퍼회로(20)로 구성되고, 상기 래치제어회로(6)는 상기 출력단 회로(3)의 출력신호를 반전시킴과 더불어 소정의 시간동안 지연시키는 지연회로(7')를 갖추어 구성되어, 상기 중간단 회로(2)의 출력신호 및 상기 지연회로(7')의 출력신호를 공급하는 것을 특징으로 하는 반도체집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910023412A 1990-12-19 1991-12-19 반도체집적회로 KR950014550B1 (ko)

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