KR970019032A - 신호 레벨 변환 회로(Signal Level Converting Circuit) - Google Patents

신호 레벨 변환 회로(Signal Level Converting Circuit) Download PDF

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KR970019032A
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마사유끼 미즈노
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가네꼬 하사시
닛본덴기 가부시끼가이샤
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    • H03K19/0175—Coupling arrangements; Interface arrangements
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    • H—ELECTRICITY
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    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits

Abstract

본 발명은 반도체 장치로 구성되는 신호 레벨 변환회로에 관한 것으로, 인버터 회로와 레벨 변환회로로 구성되는 신호 레벨 변환회로에서는 입력 신호선의 전위가 천이하고 나서 출력 신호선의 전위가 천이하는 시간이 길고, 또 관통 전류가 발생하여 신호 레벨 변환의 고속화, 저소비 전력화의 장애가 발생한다.
상기 문제점을 해결하기 위해, 본 발명은 입력 신호선(105)의 입력 신호가 제 3 전원선(103)의 전위와 같을 때 제2 전원선(102)의 전위 레벨이 출력되고, 입력 신호가 제3 전원선(103)의 전위와 같을 때 제1 내부 전원선(107)의 전위 레벨이 출력되는 인버터 회로(트랜지스터 P1, N1)와, 입력 신호가 제3 전원선(103)의 전위와 같을 때 제1 내부 전원선(107)에 제3 전원선(103)의 전위가 출력되고, 입력 신호가 제2 전원선(102)의 전위와 같을 때 제1 내부 전원선(107)에 제1 전원선(101)의 전위가 출력되는 스위치 회로(트랜지스터 P2, P3, P4, N5)를 구비한다.

Description

신호 레벨 변환 회로(Signal Level Converting Circuit)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도1은 본 발명의 신호 레벨 변환회로의 제1 실시형태의 회로도,
도2는 본 발명의 제2 실시형태의 회로도,
도3는 본 발명의 제3 실시형태의 회로도.

Claims (14)

  1. 고전위인 제1 전원과, 저전위인 제2 전원과, 상기 제1 전원보다 저전위인 제3 전원과, 제1 내부 전원선을 구비하고, 입력 신호가 제3 전원의 전위와 같을 때 제2 전원의 전위 레벨이 출력되고, 입력 신호가 제2 전원의 전위와 같을 때 제1 내부 전원선의 전위 레벨이 출력되는 인버터 회로와, 입력 신호가 제3 전원의 전위와 같을 때 제1 내부 전원선에 제3 전원의 전위가 출력되고, 입력 신호가 제2 전원의 전위와 같을 때 제1 내부 전원선에 제1 전원의 전위가 출력되는 제1 스위치 회로를 구비하는 것을 특징으로 하는 신호 레벨 변환회로.
  2. 고전위인 제1 전원과, 저전위인 제2 전원과, 상기 제2 전원보다 고전위인 제4 전원과, 제2 내부 전원선을 구비하고, 입력 신호가 제1 전원의 전위와 같을 때 제2 내부 전원선의 전위 레벨이 출력되고, 입력 신호가 제4 전원의 전위와 같을 때 제1 전원선의 전위 레벨이 출력되는 인버터 회로와, 입력 신호가 제4 전원의 전위와 같을 때 제2 내부 전원선에 제4 전원의 전위가 출력되고, 입력 신호가 제1 전원의 전위와 같을 때 제2 내부 전원선에 제2 전원의 전위가 출력되는 제2 스위치 회로를 구비하는 것을 특징으로 하는 신호 레벨 변환회로.
  3. 고전위인 제1 전원과, 제전위인 제2 전원과, 상기 제1 전원보다 저전위인 제3 전원과, 제2 전원보다 고전위인 제4 전원과, 제1 및 제2 내부 전원선을 구비하고, 입력 신호가 제3 전원의 전위와 같을 때 제2 내부 전원선의 전위 레벨이 출력되고, 입력 신호가 제4 전원의 전위와 같을 때 제1 내부 전원선의 전위 레벨이 출력되는 인버터 회로와, 입력 신호가 제3 전원의 전위와 같을 때 제1 내부 전원선에 제3 전원의 전위가 출력되고, 입력 신호가 제4 전원의 전위와 같을 때 제1 내부 전원선에 제1 전원의 전위가 출력되는 제1 스위치 회로와, 입력 신호가 제4 전원의 전위와 같을 때 제2 내부 전원선에 제4 전원의 전위가 출력되고, 입력 신호가 제3 전원의 전위와 같을 때 제2 내부 전원선에 제2 전원의 전위가 출력되는 제2 스위치 회로를 구비하는 것을 특징으로 하는 신호 레벨 변환회로.
  4. 제1항에 있어서, 인버터 회로는 제1 pMOS트랜지스터와 제1 nMOS트랜지스터의 소스·드레인을 종속 접속하고, 그 접속점을 출력 신호선에 접속하고, 각 게이트를 접속하여 입력 신호선에 접속하여 이루어지는 것을 특징으로 하는 신호 레벨 변환회로.
  5. 제1항 또는 제4항에 있어서, 제1 스위치 회로는, 소스가 제1 전원에, 드레인이 제1 내부 전원선에, 게이트가 제1 내부 신호선에 각각 접속된 제2 pMOS 트랜지스터와, 소스가 제1 전원에, 드레인이 제1 내부 신호선에, 게이트가 제1 내부 전원선에 각각 접속된 제3 pMOS 트랜지스터와, 소스가 제1 내부 신호선에, 드레인이 입력 신호선에, 게이트가 제3 전원선에 각각 접속된 제5 nMOS 트랜지스터와, 소스가 입력 신호선에, 드레인이 제1 내부 전원선에, 게이트가 제2 전원에 각각 접속된 제4 pMOS 트랜지스터로 구성되는 것을 특징으로 하는 신호 레벨 변환회로.
  6. 제4항에 있어서, 제2 스위치 회로는, 소스가 제2 전원에, 드레인이 제2 내부 전원선에, 게이트가 제2 내부 신호선에 각각 접속된 제2 nMOS 트랜지스터와, 소스가 제2 전원에, 드레인이 제2 내부 신호선에, 게이트가 제2 내부 전원선에 각각 접속된 제3 nMOS 트랜지스터와, 소스가 입력 신호선에, 드레인이 제2 내부 신호선에, 게이트가 제4 전원선에 각각 접속된 제5 pMOS 트랜지스터와, 소스가 제2 내부 전원선에, 드레인이 입력 신호선에, 게이트가 제1 전원에 각각 접속된 제4 nMOS 트랜지스터로 구성되는 것을 특징으로 하는 신호 레벨 변환회로.
  7. 제4항에 있어서, 제1 스위치 회로는, 소스가 제1 전원에, 드레인이 제1 내부 전원선에, 게이트가 제1 내부 신호선에 각각 접속된 제2 pMOS 트랜지스터와, 소스가 제1 전원에, 드레인이 제1 내부 신호선에, 게이트가 제1 내부 전원선에 각각 접속된 제3 pMOS 트랜지스터와, 소스가 제1 내부 신호선에, 드레인이 입력 신호선에, 게이트가 제3 전원선에 각각 접속된 제5 nMOS 트랜지스터와, 소스가 입력 신호선에, 드레인이 제1 내부 전원선에, 게이트가 제2 전원에 각각 접속된 제4 pMOS 트랜지스터로 구성되고, 제2 스위치 회로는, 소스가 제2 전원에, 드레인이 제2 내부 전원선에, 게이트가 제2 내부 신호선에 각각 접속된 제2 nMOS 트랜지스터와, 소스가 제2 전원에, 드레인이 제2 내부 신호선에, 게이트가 제2 내부 전원선에 각각 접속된 제3 nMOS 트랜지스터와, 소스가 입력 신호선에, 드레인이 제2 내부 신호선에, 게이트가 제4 전원에 각각 접속된 제5 pMOS 트랜지스터와, 소스가 제2 내부 전원선에, 드레인이 입력 신호선에, 게이트가 제1 전원에 각각 접속된 제4 nMOS 트랜지스터로 구성되는 것을 특징으로 하는 신호 레벨 변환회로.
  8. 제2항에 있어서, 인버터 회로는 제1 pMOS트랜지스터와 제1 nMOS트랜지스터의 소스·드레인을 종속 접속하고, 그 접속점을 출력 신호선에 접속하고, 각 게이트를 접속하여 입력 신호선에 접속하여 이루어지는 것을 특징으로 하는 신호 레벨 변환회로.
  9. 제2항 또는 제8항에 있어서, 제2 스위치 회로는, 소스가 제2 전원에, 드레인이 제2 내부 전원선에, 게이트가 제2 내부 신호선에 각각 접속된 제2 nMOS 트랜지스터와, 소스가 제2 전원에, 드레인이 제2 내부 신호선에, 게이트가 제2 내부 전원선에 각각 접속된 제3 nMOS 트랜지스터와, 소스가 입력 신호선에, 드레인이 제2 내부 신호선에, 게이트가 제4 전원선에 각각 접속된 제5 pMOS 트랜지스터와, 소스가 제2 내부 전원선에, 드레인이 입력 신호선에, 게이트가 제1 전원에 각각 접속된 제4 nMOS 트랜지스터로 구성되는 것을 특징으로 하는 신호 레벨 변환회로.
  10. 제8항에 있어서, 제1 스위치 회로는, 소스가 제1 전원에, 드레인이 제1 내부 전원선에, 게이트가 제1 내부 신호선에 각각 접속된 제2 pMOS 트랜지스터와, 소스가 제1 전원에, 드레인이 제1 내부 신호선에, 게이트가 제1 내부 전원선에 각각 접속된 제3 pMOS 트랜지스터와, 소스가 제1 내부 신호선에, 드레인이 입력 신호선에, 게이트가 제3 전원선에 각각 접속된 제5 nMOS 트랜지스터와, 소스가 입력 신호선에, 드레인이 제1 내부 전원선에, 게이트가 제2 전원에 각각 접속된 제4 pMOS 트랜지스터로 구성되고, 제2 스위치 회로는, 소스가 제2 전원에, 드레인이 제2 내부 전원선에, 게이트가 제2 내부 신호선에 각각 접속된 제2 nMOS 트랜지스터와, 소스가 제2 전원에, 드레인이 제2 내부 신호선에, 게이트가 제2 내부 전원선에 각각 접속된 제3 nMOS 트랜지스터와, 소스가 입력 신호선에, 드레인이 제2 내부 신호선에, 게이트가 제4 전원에 각각 접속된 제5 pMOS 트랜지스터와, 소스가 제2 내부 전원선에, 드레인이 입력 신호선에, 게이트가 제1 전원에 각각 접속된 제4 nMOS 트랜지스터로 구성되는 것을 특징으로 하는 신호 레벨 변환회로.
  11. 제3항에 있어서, 인버터 회로는 제1 pMOS트랜지스터와 제1 nMOS트랜지스터의 소스·드레인을 종속 접속하고, 그 접속점을 출력 신호선에 접속하고, 각 게이트를 접속하여 입력 신호선에 접속하여 이루어지는 것을 특징으로 하는 신호 레벨 변환회로.
  12. 제3항에 있어서, 제1 스위치 회로는, 소스가 제1 전원에, 드레인이 제1 내부 전원선에, 게이트가 제1 내부 신호선에 각각 접속된 제2 pMOS 트랜지스터와, 소스가 제1 전원에, 드레인이 제1 내부 신호선에, 게이트가 제1 내부 전원선에 각각 접속된 제3 pMOS 트랜지스터와, 소스가 제1 내부 신호선에, 드레인이 입력 신호선에, 게이트가 제3 전원선에 각각 접속된 제5 nMOS 트랜지스터와, 소스가 입력 신호선에, 드레인이 제1 내부 전원선에, 게이트가 제2 전원에 각각 접속된 제4 pMOS 트랜지스터로 구성되는 것을 특징으로 하는 신호 레벨 변환회로.
  13. 제3항 또는 제11항에 있어서, 제2 스위치 회로는, 소스가 제2 전원에, 드레인이 제2 내부 전원선에, 게이트가 제2 내부 신호선에 각각 접속된 제2 nMOS 트랜지스터와, 소스가 제2 전원에, 드레인이 제2 내부 신호선에, 게이트가 제2 내부 전원선에 각각 접속된 제3 nMOS 트랜지스터와, 소스가 입력 신호선에, 드레인이 제2 내부 신호선에, 게이트가 제4 전원선에 각각 접속된 제5 pMOS 트랜지스터와, 소스가 제2 내부 전원선에, 드레인이 입력 신호선에, 게이트가 제1 전원에 각각 접속된 제4 nMOS 트랜지스터로 구성되는 것을 특징으로 하는 신호 레벨 변환회로.
  14. 제3항 또는 제11항에 있어서, 제1 스위치 회로는, 소스가 제1 전원에, 드레인이 제1 내부 전원선에, 게이트가 제1 내부 신호선에 각각 접속된 제2 pMOS 트랜지스터와, 소스가 제1 전원에, 드레인이 제1 내부 신호선에, 게이트가 제1 내부 전원선에 각각 접속된 제3 pMOS 트랜지스터와, 소스가 제1 내부 신호선에, 드레인이 입력 신호선에, 게이트가 제3 전원선에 각각 접속된 제5 nMOS 트랜지스터와, 소스가 입력 신호선에, 드레인이 제1 내부 전원선에, 게이트가 제2 전원에 각각 접속된 제4 pMOS 트랜지스터로 구성되고, 제2 스위치 회로는, 소스가 제2 전원에, 드레인이 제2 내부 전원선에, 게이트가 제2 내부 신호선에 각각 접속된 제2 nMOS 트랜지스터와, 소스가 제2 전원에, 드레인이 제2 내부 신호선에, 게이트가 제2 내부 전원선에 각각 접속된 제3 nMOS 트랜지스터와, 소스가 입력 신호선에, 드레인이 제2 내부 신호선에, 게이트가 제4 전원에 각각 접속된 제5 pMOS 트랜지스터와, 소스가 제2 내부 전원선에, 드레인이 입력 신호선에, 게이트가 제1 전원에 각각 접속된 제4 nMOS 트랜지스터로 구성되는 것을 특징으로 하는 신호 레벨 변환회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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