KR910021035A - 출력회로 - Google Patents
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- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 한 실시예에 관한 출력회로의 구성을 도시한 회로도.
제2도 및 제5도는 종래의 출력회로의 구성을 도시한 회로도.
제3도는 제1도, 제2도 및 제5도에 도시한 출력회로의 입출력 특성을 도시한 도면.
제4도는 제1도, 제2도 및 제5도에 도시한 출력회로의 출력 전류 특성을 도시한 도면.
Claims (1)
- 입력 신호(IN)에 따라 고전전위(VDD) 또는 저전위중 전위를 선택적으로 출력하는 논리부(1), 상기 논리부와 상기 고위전원 사이에 상기 고위전원에서 상기 논리부에 대해 순방향이 되도록 접속된 제1다이오드(DP2), 상기 논리부와 상기 저위전위 사이에 상기 논리부에서 상기 저위전원에 대해 순방향이 되도록 접속된 제2다이(DN2), 상기 제1다이오드에 병렬 접속된 제1도전형 전계효과 트랜지스터(FET, P3), 상기 제2다이오드에 병렬 접속된 제2도전형 FTE(N3) 및 상기 논리부의 출력을 지연한 지연신호에 의해 상기 제1 및 제2도전형 FET를 도통 제어하는 지연 제어부(2P 및 2N)을 포함하는 것을 특징으로 하는 출력 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
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Also Published As
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