KR910021019A - 지연회로 - Google Patents
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00078—Fixed delay
- H03K2005/0013—Avoiding variations of delay due to power supply
Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예의 회로도, 제2도는 지연회로의 원리도.
Claims (2)
- 게이트에 제1지연시간 제어전압 (Vn)을 공급하고 소오스를 저전위 전원에 접속시킨 제1 N형 MOS FET (21)와, 게이트에 제2지연시간 제어전압 (Vp)을 공급하고 소오스를 고전위 전원에 접속시킨 제1 P형 MOS FET (22), 게이트에 입력신호 (IN)를 공급하고 소오스를 상기 제1 N형 MOS FET (21)의 드레인에 접속시킨 제2 N형 MOS FET (23), 게이트가 상기 제2 N형 MOS FET (23)의 게이트와 공통으로 접속되고 소오스를 상기 제1 P형 MOS FET (22)의 드레인에 접속시킨 제2 P형 MOS FET (24), 상기 제2 N형 MOS FET (23) 및 제2 P형 MOS FET (24)의 드레인끼리의 접속점에 일단을 접속시키고 타단을 저전위전원 또는 고전위원에 접속시킨 콘덴서 (C)를 구비하고, 상기 콘덴서 (C)의 상기 일단쪽으로부터 지연출력신호 (OUT)를 추출하는 것을 특징으로 하는 지연회로.
- 제1항에 있어서, 상기 콘덴서 (C)의 일단에 파형정형회로 (12)를 접속시켜서, 그 회로 (12)를 통해 파형정형된 지연출력신호 (OUT)를 추출하는 것을 특징으로 하는 지연회로.※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2115204A JPH0413305A (ja) | 1990-05-02 | 1990-05-02 | 遅延回路 |
| JP2-115204 | 1990-05-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR910021019A true KR910021019A (ko) | 1991-12-20 |
Family
ID=14656936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910006848A KR910021019A (ko) | 1990-05-02 | 1991-04-29 | 지연회로 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0481093A4 (ko) |
| JP (1) | JPH0413305A (ko) |
| KR (1) | KR910021019A (ko) |
| WO (1) | WO1991017602A1 (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5559476A (en) * | 1995-05-31 | 1996-09-24 | Cirrus Logic, Inc. | Voltage controlled oscillator including voltage controlled delay circuit with power supply noise isolation |
| JP2874613B2 (ja) * | 1995-10-11 | 1999-03-24 | 日本電気株式会社 | アナログ遅延回路 |
| EP0840451A1 (en) * | 1996-10-30 | 1998-05-06 | STMicroelectronics S.r.l. | Generator circuit for non overlapping digital signals |
| KR100453886B1 (ko) * | 1997-07-29 | 2004-12-17 | 삼성전자주식회사 | 링 오실레이터 |
| JP3586612B2 (ja) * | 2000-03-08 | 2004-11-10 | エルピーダメモリ株式会社 | 遅延回路 |
| JPWO2007114379A1 (ja) * | 2006-03-31 | 2009-08-20 | 株式会社アドバンテスト | 可変遅延回路、試験装置および電子デバイス |
| CN102299701A (zh) * | 2011-08-23 | 2011-12-28 | 北京兆易创新科技有限公司 | 延时单元电路 |
| JP6819115B2 (ja) * | 2016-07-25 | 2021-01-27 | セイコーエプソン株式会社 | コンパレーター、回路装置、物理量センサー、電子機器及び移動体 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6139722A (ja) * | 1984-07-31 | 1986-02-25 | Nippon Gakki Seizo Kk | 遅延時間安定化回路 |
| JPS62214716A (ja) * | 1986-03-14 | 1987-09-21 | Matsushita Electric Ind Co Ltd | Ｃｍｏｓ可変遅延線 |
| GB2197553A (en) * | 1986-10-07 | 1988-05-18 | Western Digital Corp | Phase-locked loop delay line |
| JPS63266919A (ja) * | 1987-04-24 | 1988-11-04 | Hitachi Ltd | 半導体集積回路装置 |
-
1990
- 1990-05-02 JP JP2115204A patent/JPH0413305A/ja active Pending
-
1991
- 1991-04-29 KR KR1019910006848A patent/KR910021019A/ko not_active IP Right Cessation
- 1991-05-01 WO PCT/JP1991/000595 patent/WO1991017602A1/ja not_active Application Discontinuation
- 1991-05-01 EP EP19910908785 patent/EP0481093A4/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0481093A1 (en) | 1992-04-22 |
| EP0481093A4 (en) | 1992-08-26 |
| JPH0413305A (ja) | 1992-01-17 |
| WO1991017602A1 (en) | 1991-11-14 |
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