CN102299701A - 延时单元电路 - Google Patents

延时单元电路 Download PDF

Info

Publication number
CN102299701A
CN102299701A CN2011102433047A CN201110243304A CN102299701A CN 102299701 A CN102299701 A CN 102299701A CN 2011102433047 A CN2011102433047 A CN 2011102433047A CN 201110243304 A CN201110243304 A CN 201110243304A CN 102299701 A CN102299701 A CN 102299701A
Authority
CN
China
Prior art keywords
electric capacity
nmos pipe
resistance
filter circuit
delay unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011102433047A
Other languages
English (en)
Inventor
刘铭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GigaDevice Semiconductor Beijing Inc
Original Assignee
GigaDevice Semiconductor Beijing Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GigaDevice Semiconductor Beijing Inc filed Critical GigaDevice Semiconductor Beijing Inc
Priority to CN2011102433047A priority Critical patent/CN102299701A/zh
Publication of CN102299701A publication Critical patent/CN102299701A/zh
Pending legal-status Critical Current

Links

Images

Abstract

本发明公开了一种延时单元电路，其包括：第一PMOS管，其源极与电源VDD相连接，其漏极与第二PMOS管的源极相连接，其栅极与输入电压Vin相连接；第二PMOS管，其栅极与第一滤波电路相连接，其漏极分别与第二NMOS管的漏极和公共连接点相连接；第二NMOS管，其漏极与公共连接点相连接，其栅极与第二滤波电路相连接，其源极与第一NMOS管的漏极相连接；第一NMOS管，其栅极与输入电压Vin相连接，其源极接地；第一电容，其第一端与公共连接点相连接，其第二端与电源VDD相连接；第二电容，其第一端与公共连接点相连接，其第二端接地；反相器，其输入端与公共连接点相连接。

Description

延时单元电路
技术领域
本发明涉及集成电路领域，具体而言，涉及一种延时单元电路。
背景技术
随着工艺的进步，集成电路的发展趋势是集成度越来越高，功耗越来越低。多芯片集成和低电源电压将会使芯片遭受越来越严重的噪声干扰。设计抗噪声抗干扰的电路已经成为了设计者必须面对的难题。许多IC芯片都需要使用延时电路。延时电路一般由一个或多个的延时单元组合而成，传统的延时单元由电阻和电容搭配，来获得所需要的RC延迟，然而一般受电源和地的噪声影响较大。
发明内容
本发明提供一种延时单元电路，用以抑制电源和地噪声对延时准确度的影响。
为达到上述目的，本发明提供了一种延时单元电路，其包括：第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第一电容、第二电容、反相器、第一滤波电路和第二滤波电路，其中
第一PMOS管的源极与电源VDD相连接，第一PMOS管的漏极与第二PMOS管的源极相连接，第一PMOS管的栅极与输入电压Vin相连接；
第二PMOS管的栅极与第一滤波电路相连接，第二PMOS管的漏极分别与第二NMOS管的漏极和公共连接点相连接；
第二NMOS管的漏极与公共连接点相连接，第二NMOS管的栅极与第二滤波电路相连接，第二NMOS管的源极与第一NMOS管的漏极相连接；
第一NMOS管的栅极与输入电压Vin相连接，第一NMOS管的源极接地；
第一电容的第一端与公共连接点相连接，第一电容的第二端与电源VDD相连接；
第二电容的第一端与公共连接点相连接，第二电容的第二端接地；
反相器的输入端与公共连接点相连接；
第一滤波电路，用于在上升沿滤除电源和地对延时单元电路的噪声；
第二滤波电路，用于在下降沿滤除电源和地对延时单元电路的噪声。
较佳的，第一滤波电路包括：第一电阻和第三电容，其中
第一电阻的第一端接地，第一电阻的第二端与第三电容的第一端相连接，第三电容的第二端与电源VDD相连接，第三电容的第一端与第二PMOS管的栅极相连接。
较佳的，第二滤波电路包括：第二电阻和第四电容，其中
第二电阻的第一端与电源VDD相连接，第二电阻的第二端与第四电容的第一端相连接，第四电容的第二端接地，第四电容的第一端与第二NMOS管的栅极相连接。
较佳的，第三电容与第一电容、第一电阻与第二PMOS管、第四电容与第二电容、第一电阻与第一NMOS管分别在同一量级上取值。
在上述实施例中，当电源和地产生噪声时，由于第一滤波电路的存在，会过滤掉噪声，使得上升沿延时受噪声影响减小；同理，第二滤波电路也会使下降沿延时受噪声影响减小，从而抑制了电源和地噪声对延时准确度的影响。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例的延时单元电路示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1为本发明一实施例的延时单元电路示意图。如图1所示，该延时单元电路包括：第一PMOS管MP0、第二PMOS管MP1、第一NMOS管MN0、第二NMOS管MN1、第一电容C0、第二电容C1、反相器I0、第一滤波电路和第二滤波电路，其中
第一PMOS管MP0的源极与电源VDD相连接，第一PMOS管MP0的漏极与第二PMOS管MP1的源极相连接，第一PMOS管MP0的栅极与输入电压Vin相连接；
第二PMOS管MP1的栅极与第一滤波电路相连接，第二PMOS管MP1的漏极分别与第二NMOS管MN1的漏极和公共连接点相连接；
第二NMOS管MN1的漏极与公共连接点相连接，第二NMOS管MN1的栅极与第二滤波电路相连接，第二NMOS管MN1的源极与第一NMOS管MN0的漏极相连接；
第一NMOS管MN0的栅极与输入电压Vin相连接，第一NMOS管MN0的源极接地；
第一电容的第一端与公共连接点相连接，第一电容的第二端与电源VDD相连接；
第二电容的第一端与公共连接点相连接，第二电容的第二端接地；
反相器的输入端与公共连接点相连接；
第一滤波电路，用于在上升沿滤除电源和地对延时单元电路的噪声；
第二滤波电路，用于在下降沿滤除电源和地对延时单元电路的噪声。
第二PMOS管MP1和第二NMOS管MN1工作在深线性区，当电阻使用(下文将第二PMOS管MP1和第二NMOS管MN1分别称RP1和RN1)。深线性区电阻Ron＝1/k(Vgs-Vt)，其中k为与MOS管相关的常数，Vgs为MOS管的栅源电压，Vt为MOS管的阈值电压。对于图1实施例的电路，上升沿延时Tr约为RN1*(C0+C1)，下降沿延时Tf约为RP1*(C0+C1)。
而已知Vgs对RP1和RN1影响很大，当电源和地有噪声时，如果Vgs受到此噪声影响而产生变化，那么RC延时就会同样产生变化。例如，B点作为MN1的栅极如果直接接电源，当地产生噪声V0，VB＝Vdd-V0，而在本发明的实施例中，由于第一滤波电路的存在，会过滤掉噪声，使得VB仍然为Vdd，故上升沿延时Tr受噪声影响减小。同理，第二滤波电路也会使下降沿延时Tf受噪声影响减小。
在图1实施例中，第一滤波电路包括：第一电阻R0和第三电容C2，其中，第一电阻R0的第一端接地，第一电阻R0的第二端与第三电容C2的第一端相连接，第三电容C2的第二端与电源VDD相连接，第三电容C2的第一端与第二PMOS管MP1的栅极相连接。
第二滤波电路包括：第二电阻R1和第四电容R3，其中，第二电阻R1的第一端与电源VDD相连接，第二电阻R1的第二端与第四电容C3的第一端相连接，第四电容C3的第二端接地，第四电容C3的第一端与第二NMOS管MN1的栅极相连接。
当电源和地有噪声时，如果Vgs受到此噪声影响而产生变化，那么RC延时就会同样产生变化。例如，B点作为MN1的栅极如果直接接电源，当地产生噪声V0，VB＝Vdd-V0，而在本实施例中，由于有R1和C3存在，会过滤掉噪声，使得VB仍然为Vdd，故上升沿延时Tr受噪声影响减小。同理，R0和C2也会使下降沿延时Tf受噪声影响减小。
例如，在图1的实施例中，C2与C0、R0与MP1、C3与C1、R1与MN0分别在同一量级上取值，可以较好的减小电源和地噪声对延时的影响。
本领域普通技术人员可以理解：附图只是一个实施例的示意图，附图中的模块或流程并不一定是实施本发明所必须的。
本领域普通技术人员可以理解：实施例中的装置中的模块可以按照实施例描述分布于实施例的装置中，也可以进行相应变化位于不同于本实施例的一个或多个装置中。上述实施例的模块可以合并为一个模块，也可以进一步拆分成多个子模块。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围。

Claims (4)

1.一种延时单元电路，其特征在于，包括：第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第一电容、第二电容、反相器、第一滤波电路和第二滤波电路，其中
所述第一PMOS管的源极与电源VDD相连接，所述第一PMOS管的漏极与所述第二PMOS管的源极相连接，所述第一PMOS管的栅极与输入电压Vin相连接；
所述第二PMOS管的栅极与所述第一滤波电路相连接，所述第二PMOS管的漏极分别与所述第二NMOS管的漏极和公共连接点相连接；
所述第二NMOS管的漏极与所述公共连接点相连接，所述第二NMOS管的栅极与所述第二滤波电路相连接，所述第二NMOS管的源极与所述第一NMOS管的漏极相连接；
所述第一NMOS管的栅极与输入电压Vin相连接，所述第一NMOS管的源极接地；
所述第一电容的第一端与所述公共连接点相连接，所述第一电容的第二端与电源VDD相连接；
所述第二电容的第一端与所述公共连接点相连接，所述第二电容的第二端接地；
所述反相器的输入端与所述公共连接点相连接；
所述第一滤波电路，用于在上升沿滤除电源和地对所述延时单元电路的噪声；
所述第二滤波电路，用于在下降沿滤除电源和地对所述延时单元电路的噪声。
2.根据权利要求1所述的延时单元电路，其特征在于，所述第一滤波电路包括：第一电阻和第三电容，其中
所述第一电阻的第一端接地，所述第一电阻的第二端与所述第三电容的第一端相连接，所述第三电容的第二端与电源VDD相连接，所述第三电容的第一端与所述第二PMOS管的栅极相连接。
3.根据权利要求1或2所述的延时单元电路，其特征在于，所述第二滤波电路包括：第二电阻和第四电容，其中
所述第二电阻的第一端与电源VDD相连接，所述第二电阻的第二端与所述第四电容的第一端相连接，所述第四电容的第二端接地，所述第四电容的第一端与所述第二NMOS管的栅极相连接。
4.根据权利要求3所述的延时单元电路，其特征在于，所述第三电容与所述第一电容、所述第一电阻与所述第二PMOS管、所述第四电容与所述第二电容、所述第一电阻与所述第一NMOS管分别在同一量级上取值。
CN2011102433047A 2011-08-23 2011-08-23 延时单元电路 Pending CN102299701A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2011102433047A CN102299701A (zh) 2011-08-23 2011-08-23 延时单元电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2011102433047A CN102299701A (zh) 2011-08-23 2011-08-23 延时单元电路

Publications (1)

Publication Number Publication Date
CN102299701A true CN102299701A (zh) 2011-12-28

Family

ID=45359899

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011102433047A Pending CN102299701A (zh) 2011-08-23 2011-08-23 延时单元电路

Country Status (1)

Country Link
CN (1) CN102299701A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109743044A (zh) * 2019-01-10 2019-05-10 苏州睿晟芯微电子科技有限公司 用于消除峰值电流的pwm输出驱动io电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0481093A1 (en) * 1990-05-02 1992-04-22 Kabushiki Kaisha Toshiba Delay circuit
US6359489B1 (en) * 2000-10-05 2002-03-19 Silicon Integrated Systems Corp. Clock signal generation and buffer circuit having high noise immunity and low power consumption
CN101692603A (zh) * 2009-04-21 2010-04-07 浙江大学 增益自举型c类反向器及其应用电路
CN102064814A (zh) * 2010-11-26 2011-05-18 中国电子科技集团公司第五十八研究所 一种基于状态保存机制的抗单粒子锁存结构
CN102130668A (zh) * 2010-01-20 2011-07-20 上海华虹Nec电子有限公司 延时电路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0481093A1 (en) * 1990-05-02 1992-04-22 Kabushiki Kaisha Toshiba Delay circuit
US6359489B1 (en) * 2000-10-05 2002-03-19 Silicon Integrated Systems Corp. Clock signal generation and buffer circuit having high noise immunity and low power consumption
CN101692603A (zh) * 2009-04-21 2010-04-07 浙江大学 增益自举型c类反向器及其应用电路
CN102130668A (zh) * 2010-01-20 2011-07-20 上海华虹Nec电子有限公司 延时电路
CN102064814A (zh) * 2010-11-26 2011-05-18 中国电子科技集团公司第五十八研究所 一种基于状态保存机制的抗单粒子锁存结构

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109743044A (zh) * 2019-01-10 2019-05-10 苏州睿晟芯微电子科技有限公司 用于消除峰值电流的pwm输出驱动io电路
CN109743044B (zh) * 2019-01-10 2023-05-23 苏州睿晟芯微电子科技有限公司 用于消除峰值电流的pwm输出驱动io电路

Similar Documents

Publication Publication Date Title
CN203675093U (zh) 基于浮栅技术的动态异或门设计
US8385036B2 (en) System and method for negative voltage protection
CN106385250B (zh) 一种基于FinFET分栅结构互补对称逻辑的同或异或电路
CN104216455B (zh) 用于4g通信芯片的低功耗基准电压源电路
CN101753119A (zh) 上电复位电路
CN104253589A (zh) 静态电流均衡方法、输出级电路、ab类放大器及电子设备
CN110995246B (zh) 一种带复位功能的低功耗全加器电路
CN107294516B (zh) 一种无静态功耗的上电复位电路
CN103117740A (zh) 低功耗电平位移电路
CN102693979A (zh) 全芯片esd保护电路
CN102299701A (zh) 延时单元电路
KR20150141340A (ko) 채널 버퍼 블록을 포함하는 장치들
CN202221985U (zh) 延时单元电路
CN102946246A (zh) 一种用于提高电压驱动能力的缓冲器
CN104300949A (zh) 物联网射频芯片用低电压复位电路
CN105790574B (zh) 一种电压倍增电路
US20190214983A1 (en) Clock voltage step-up circuit
CN105634267A (zh) 用于低电源电压条件下的电压自举电荷泵电路
CN109787613B (zh) 一种输出级的驱动电路和电子设备
CN103592987B (zh) 稳压电路
CN210120546U (zh) 一种cmos组合逻辑电路
CN106292832A (zh) 一种改进型紧凑cmos稳压电路
CN105978549B (zh) 用于在电子设备中进行电平转换控制的装置
CN202795117U (zh) 调压电路
CN202794305U (zh) 差分电流采样电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C53 Correction of patent of invention or patent application
CB02 Change of applicant information

Address after: 100084 Beijing City, Haidian District Xueyuan Road No. 30, large industrial building A block 12 layer

Applicant after: GigaDevice Semiconductor (Beijing) Inc.

Address before: 100084 Room 301, B building, Tsinghua Science and Technology Park, Haidian District, Beijing

Applicant before: GigaDevice Semiconductor Inc.

COR Change of bibliographic data

Free format text: CORRECT: APPLICANT; FROM: BEIJING GIGADEVICE SEMICONDUCTOR INC. TO: BEIJING GIGADEVICE SEMICONDUCTOR CO., LTD.

C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20111228