CN105634267A - 用于低电源电压条件下的电压自举电荷泵电路 - Google Patents

用于低电源电压条件下的电压自举电荷泵电路 Download PDF

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Abstract

本发明公开了一种用于低电源电压条件下的电压自举电荷泵电路。该电路由若干级电压自举电路及电荷泵单元级联而成，在低电源电压下通过自举电路，将有效时钟电压升高到2倍电源电压，从而抵消了电源电压下降带来的电荷转移效率降低，保证了在低电压下电荷泵仍能维持较高的工作效率。

Description

用于低电源电压条件下的电压自举电荷泵电路
技术领域
本发明涉及电荷泵电路领域，特别是涉及一种用于低电源电压条件下的电压自举电荷泵电路。
背景技术
随着半导体制造工艺和集成电路设计能力的不断进步，人们已经能够把包括处理器、存储器、模拟电路、接口逻辑甚至射频电路集成到一个芯片上，这就是系统级芯片(System-on-Chip，SoC)。随着数据吞吐量不断上升以及系统低功耗要求，系统级芯片核心电压(corevdd)逐步降低。目前而言，SoC系统的核心电压一般都在1.8V以下，并可以预见在不远的将来，会进一步降低到1.5V，乃至1.2V以下。这给模拟电路，特别是对电源电压敏感的电路，例如电荷泵电路的设计带来了巨大的挑战。在很多使用电荷泵的系统中不得不采用双电源供电的模式来解决上述矛盾，然而双电源供电使得芯片的电源系统更加复杂，电源网络设计，器件隔离以及ESD(静电放电)保护设计难度加大。因此设计一个可以在芯片核心电压下稳定可靠工作的电荷泵电路，对于目前的SoC设计有十分重要的现实意义。
发明内容
本发明要解决的技术问题是提供一种用于低电源电压条件下的电压自举电荷泵电路，能够在低供电电压下向外提供稳定的输出高压。
为解决上述技术问题，本发明的用于低电源电压条件下的电压自举电荷泵电路，由多级电路级联组成，每一级电路包括一电压自举电路和一电荷泵单元；由时钟驱动的所述电压自举电路在低电源电压下，将有效时钟电压升高到2倍电源电压，用以作为实际的时钟电压供所述电荷泵单元使用。
本发明针对电源电压下降导致电荷转移效率急剧下降的事实，通过电压自举电路提高时钟电平，将电荷泵的时钟电压倍增，抵消电源电压降低引起的电荷转移效率下降，电荷转移效率得以恢复乃至提高，使得电荷泵在低电压下仍能高效率的提供高压输出驱动(即提供稳定的输出高压)。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是电压自举电路原理图；
图2是带电压自举的电荷泵单元原理图。
具体实施方式
所述用于低电源电压条件下的电压自举电荷泵电路，由多级电路级联组成，每一级电路包括一电压自举电路和一电荷泵单元。由时钟驱动的所述电压自举电路将较低的电源电压倍增，用以作为实际的时钟电压供所述电荷泵单元使用。所述低电源电压是指小于等于1.8V。
每级电荷泵单元使用NMOS晶体管和PMOS晶体管串联结构，这种结构在最大程度上减小了反向漏电造成的电荷转移损失，大大提高了电荷传递效率。
结合图1所示，所述电压自举电路由两条并行的通路组成，其中，一条通路由NMOS晶体管MN0、MN1，PMOS晶体管MP1及两只电容C0、C1构成，另一条通路由NMOS晶体管MN2、MN3，PMOS晶体管MP2及两只电容C2、C3构成；
NMOS晶体管MN0的源极接电源电压Vdd；其漏极与电容C0的一端和PMOS晶体管MP1的源极相连接，该连接的节点记为A；电容C0的另一端记为CK0端；NMOS晶体管MN1的源极接地，其漏极与电容C1的一端和PMOS晶体管MP1的漏极相连接，该连接的节点记为B；电容C1的另一端记为CK0，端；NMOS晶体管MN1的栅极与PMOS晶体管MP1的栅极相连接，记为CK1端。
NMOS晶体管MN2的源极接电源电压Vdd；其漏极与电容C2的一端和PMOS晶体管MP2的源极相连接，该连接的节点记为C；电容C2的另一端所述CK1端相连接；NMOS晶体管MN3的源极接地，其漏极与电容C3的一端和PMOS晶体管MP2的漏极相连接，该连接的节点记为B，；电容C3的另一端记为CK1，端；NMOS晶体管MN3的栅极与PMOS晶体管MP2的栅极相连接，并与所述CK0端相连接。
NMOS晶体管MN0的栅极与所述C端相连接，NMOS晶体管MN2栅极的与所述A端相连接。
所述并行的两条通路的驱动时钟相位相差180度，并且各自通路上的电容节点(参见图1中的A点和C点，CK0，端和CK1，端)同时为对方提供栅电压，两条通路的电荷转移过程交替进行，保证了在任意的时钟半周期内均有充电电流提供给电荷泵单元输出，这样可以有效减小输出电压的波动。
所述电压自举电路，具体的工作过程如下：
在T0时刻，CK0端为低电平，A点预充至Vdd，CK0’端电位预充至V0(V0表示任意的某一个初始电平)；CK1端为高电平，B点预充至0电位。
T/2时间后，CK0端为高电平，A点电位被耦合至2Vdd；同时CK1端为低电平，PMOS晶体管MP1导通，B点随A点共同升高，CK0’端电位理论上可以耦合至2*Vdd+V0。其中，“*”表示乘号。
实际等效的时钟电平为(2*Vdd+V0)–V0＝2Vdd,实现了电压倍增。
图2是所述用于低电源电压条件下的电压自举电荷泵电路中的一级电路，其中，电荷泵单元由NMOS晶体管MN4和PMOS晶体管MP3，NMOS晶体管MN5和PMOS晶体管MP4组成。图中的点划线，表示前后还有若干相同的电路单元相连接。
NMOS晶体管MN4和PMOS晶体管MP3相串联，NMOS晶体管MN5和PMOS晶体管MP4相串联。NMOS晶体管MN4的漏极和PMOS晶体管MP3的漏极与所述CK0’端相连接，NMOS晶体管MN4的栅极和PMOS晶体管MP3的栅极与所述CK1’端相连接。NMOS晶体管MN5的漏极和PMOS晶体管MP4的漏极与所述CK1’端相连接，NMOS晶体管MN5的栅极和PMOS晶体管MP4的栅极与所述CK0’端相连接。
具体的工作过程如下：
在T0时刻，CK0端为低电平，CK1端为高电平，CK1’端被充至高电位，将NMOS晶体管MN4打开，前级电荷经NMOS晶体管MN4充至CK0’端的电平。
T/2时间后，CK0端为高电平，同时CK1端为低电平，CK0’端电平升高的同时，CK1’端电平降低，CK0’端电荷经由PMOS晶体管MP3转移至下级。
下半部分电路与上半部分工作原理完全相同，两部分交替工作，在时钟的正负周期均稳定的提供输出驱动。
虽然本发明利用具体的实施例进行说明，但是对实施例的说明并不限制本发明的范围。本领域内的熟练技术人员通过参考本发明的说明，在不背离本发明的精神和范围的情况下，容易进行各种修改或者可以对实施例进行组合。

Claims (5)

1.一种用于低电源电压条件下的电压自举电荷泵电路，其特征在于：由多级电路级联组成，每一级电路包括一电压自举电路和一电荷泵单元；由时钟驱动的所述电压自举电路在低电源电压下，将有效时钟电压升高到2倍电源电压，用以作为实际的时钟电压供所述电荷泵单元使用。
2.如权利要求1所述的电荷泵电路，其特征在于：每级电荷泵单元使用NMOS晶体管和PMOS晶体管串联结构。
3.如权利要求1所述的电荷泵电路，其特征在于：所述电压自举电路由两条并行的通路组成，并行的两条通路的驱动时钟相位相差180度，并且各自通路上的电容节点同时为对方提供栅电压，两条通路的电荷转移过程交替进行，保证在任意的时钟半周期内均有充电电流提供给电荷泵单元输出。
4.如权利要求3所述的电荷泵电路，其特征在于：所述电压自举电路的一条通路由第一NMOS晶体管(MN0)、第二NMOS晶体管(MN1)，第一PMOS晶体管(MP1)及第一电容(C0)和第二电容(C1)构成，另一条通路由第三NMOS晶体管(MN2)、第四NMOS晶体管(MN3)，第二PMOS晶体管(MP2)及第三电容(C2)和第四电容(C3)构成；
第一NMOS晶体管(MN0)的源极接电源电压Vdd；其漏极与第一电容(C0)的一端和第一PMOS晶体管(MP1)的源极相连接，该连接的节点记为A；第一电容(C0)的另一端记为CK0端；第二NMOS晶体管(MN1)的源极接地，其漏极与第二电容(C1)的一端和第一PMOS晶体管(MP1)的漏极相连接；第二电容(C1)的另一端记为CK0’端；第二NMOS晶体管(MN1)的栅极与第一PMOS晶体管(MP1)的栅极相连接，记为CK1端；
第三NMOS晶体管(MN2)的源极接电源电压Vdd；其漏极与第三电容(C2)的一端和第二PMOS晶体管(MP2)的源极相连接，该连接的节点记为C；第三电容(C2)的另一端所述CK1端相连接；第四NMOS晶体管(MN3)的源极接地，其漏极与第四电容(C3)的一端和第二PMOS晶体管(MP2)的漏极相连接；第四电容(C3)的另一端记为CK1’端；第四NMOS晶体管(MN3)的栅极与第二PMOS晶体管MP2的栅极相连接，并与所述CK0端相连接；
第一NMOS晶体管(MN0)的栅极与所述C端相连接，第三NMOS晶体管(MN2)的栅极与所述A端相连接。
5.如权利要求4所述的电荷泵电路，其特征在于：所述电荷泵单元由第五NMOS晶体管(MN4)和第三PMOS晶体管(MP3)，第六NMOS晶体管(MN5)和第四PMOS晶体管(MP4)组成；第五NMOS晶体管(MN4)和第三PMOS晶体管(MP3)相串联，第六NMOS晶体管(MN5)和第四PMOS晶体管(MP4)相串联；
第五NMOS晶体管(MN4)的漏极和第三PMOS晶体管(MP3)的漏极与所述CK0’端相连接，第五NMOS晶体管(MN4)的栅极和第三PMOS晶体管(MP3)的栅极与所述CK1’端相连接；第六NMOS晶体管(MN5)的漏极和第四PMOS晶体管(MP4)的漏极与所述CK1’端相连接，第六NMOS晶体管(MN5)的栅极和第四PMOS晶体管(MP4)的栅极与所述CK0’端相连接。
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