CN1773822A

CN1773822A - 适用于低电源电压的高效低功耗全pmos电荷泵电路

Info

Publication number: CN1773822A
Application number: CN 200510029873
Authority: CN
Inventors: 闫娜; 闵昊
Original assignee: Fudan University
Current assignee: Fudan University
Priority date: 2005-09-22
Filing date: 2005-09-22
Publication date: 2006-05-17

Abstract

本发明属于模拟集成电路设计技术领域，具体为一种适用于低电源电压的高效低功耗电荷泵电路。它由低压PMOS晶体管组成，每一级电路结构相同，两个附加的PMOS晶体管用于控制本级所有晶体管的衬底电压，第三个附加的PMOS晶体管用于提升本级传输晶体管的栅源电压差。本电路输出电压随电荷泵级数的增加而线性增加，不受晶体管衬偏电压的影响。本发明能够大大提高电荷泵的输出电压，提高电荷泵的效率。

Description

适用于低电源电压的高效低功耗全PMOS电荷泵电路

技术领域

本发明属于模拟集成电路设计技术领域，具体涉及一种非挥发性存储器中高效低功耗电荷泵电路。

背景技术

电荷泵电路是一种dc-dc的电路，可以产生比电源电压更高的模块工作电压，尤其在非挥发性存储器中应用非常广泛，如产生EEPROM和flash存储器内浮栅器件的编程、擦写高压等。

图1是传统的n级Dickson电荷泵电路示意图。它由二极管D₁-D_(n+1)和耦合电容C₁-C_n组成，C_out和R_out分别是电荷泵的负载电容和负载电阻，n为电荷泵的级数。其中所有(n+1)个二极管的正端和负端逐个串连起来，并最终连接在电源电压V_dd和高压输出端V_out之间。耦合电容C₁-C_n的一端分别连接到两相非交叠时钟信号clk或clk_n上，其中奇数级耦合电容C_i的一端连接到clk上，偶数级耦合电容C_i的一端连接到clk_n上，耦合电容C₁-C_n的另一端分别依次连接到二极管D₁-D_n的负端。

图2是两相不交叠时钟信号clk和clk_n的时序图。clk和clk_n是相位相反，幅度为V_Φ、频率为f的时钟信号，通常情况下，V_Φ和电源电压V_dd的值相等。当clk为低，而clk_n为高时，D₁由于正端电压(V_dd)高于负端电压(V₁)而处于导通状态，耦合电容C₁被充电到电源电压V_dd减去二极管的导通电压V_t。当clk为高，而clk_n为低时，V₁端电压将被耦合电容耦合到2V_dd-V_t，此时，D₁关断，D₂导通，这样，耦合电容C₂被充电到2V_dd-2V_t。依此工作过程，随clk和clk_n交替变高，耦合电容C_n也逐渐被充电到nV_dd-nV_t，而输出端电压将最终被充电到最大值(n+1)V_dd-(n+1)V_t。

图3是采用NMOS栅压自举结构的电荷泵示意图。它由传输晶体管M₁-M_(n+1)和栅压自举晶体管M_b1-M_bn、耦合电容C_p1-C_pn、自举电容C_b1-C_bn组成，C_out和R_out分别是电荷泵的负载电容和负载电阻，n为电荷泵的级数。其中NMOS传输晶体管M₁-M_(n+1)的源端和漏端逐级串连起来，并最终连接在电源电压V_dd和高压输出端V_out之间。栅压自举晶体管M_b1-M_bn的漏端分别与传输晶体管M₁-M_n的漏端(V_dd，V₁，V₂...V_(n-1))相连，源端分别控制传输晶体管M₁-M_n的栅级，自举晶体管M_b1-M_bn的栅则分别由传输晶体管M₁-M_n的源端(V₁，V₂...V_n)反向控制。电荷泵的输出级由连接成二极管形式的M_(n+1)构成。所有NMOS晶体管的衬底均接地。耦合电容C_p1-C_pn的一端分别连接到两相交叠时钟信号clk₁或clk₂上，其中奇数级耦合电容C_pi的一端连接到clk₂上，偶数级耦合电容C_pi的一端连接到clk₁上，耦合电容C_p1-C_pn的另一端分别连接到传输晶体管M₁-M_n的源端(V₁，V₂...V_n)，即本级电荷泵的输出端。自举电容C_b1-C_bn的一端分别连接到另外两相非交叠时钟信号clkb₁或clkb2上，其中奇数级耦合电容C_bi的一端连接到clk_b1上，偶数级耦合电容C_b1的一端连接到clk_b2上，自举电容C_b1-C_bn另一端分别连接到传输晶体管M₁-M_n的栅级。

图4是NMOS栅压自举结构电荷泵的四相时钟时序图。Clk₁和clk₂是幅度为V_Φ、频率为f的两相交叠时钟信号；Clk_b1和clk_b2是幅度为V_Φ、频率为f的两相不交叠时钟信号，具体的时序对应关系如图4所示。通常情况下，V_Φ和电源电压V_dd的值相等。当clk₂为低，clk₁为高，clk_b1为高，clk_b2为低时，由于C_p1的耦合作用，M_b1由于栅电压降低而截止；由于C_b1的耦合作用，M₁的栅源电压升高，大于阈值电压而处于导通状态，从而耦合电容C_p1被充电到电源电压V_dd减去传输晶体管M₁的漏源电压降V_ds。当clk₂为高，clk₁为低，clk_b1为低，clk_b2为高时，V₁端电压将被耦合电容耦合到2V_dd-V_ds，此时，M_b1导通，M₁截止，M_b2截止，M₂导通，这样，耦合电容C_p2被充电到2V_dd-2V_ds。依此工作过程，随clk_b1和clk_b2交替变高，耦合电容C_pn也逐渐被充电到nV_dd-nV_ds，而输出端电压将最终被充电到最大值(n+1)V_dd-nV_ds-V_t，V_t为NMOS晶体管的阈值电压。

发明内容

本发明的目的在于提供一种适用于低电源电压、普通CMOS工艺的高效率、低功耗的电荷泵电路，以提高电荷泵的应用工艺范围，并克服由于传输晶体管的体效应引起的电荷泵效率降低等的不利因素。

本发明提出的高效率、低功耗电荷泵电路，由传输晶体管M_i1、栅压自举晶体管M_i2、衬底电压切换晶体管M_i3和M_i4、级耦合主电容C_p以及栅电压自举电容C_ib构成，其中i指电荷泵的第i级。i一般为2-20，较常用的为i为5-15。所有晶体管均为低压PMOS晶体管。除输出级外，其他各级结构均相同。其中传输晶体管M_i1的源级和漏级逐一连接起来，并最终连接到电源电压V_dd和输出电压V_out两端。图5为低电源电压的全PMOS高效低功耗电荷泵电路结构图。

本发明中，除第一级外，栅压自举晶体管M_i2的栅由本级的电压输入端控制，第一级自举晶体管M₁₂的栅极则由clk₂控制，M_i2的漏端与本级的电压输出端连接，源端连在本级传输晶体管M_i1的栅上。衬底切换晶体管M_i3的漏端与本级电压输入端连接，源级与另一个衬底切换晶体管M_i4的源端连接，栅极则由本级的电压输出端控制；晶体管M_i4的漏端与本级的电压输出端连接，栅极由本级的电压输入端控制。每级所有晶体管的衬底都连接在一起，并与衬底切换晶体管M_i3和M_i4的源端相连。级耦合主电容C_p的一端分别连接到两相不交叠时钟信号clk₁或clk₂上，其中奇数级耦合主电容C_p的一端连接到clk₁上，偶数级耦合主电容C_p的一端连接到clk₂上，C_p的另一端分别依次连接到本级的输出端。栅电压自举电容C_ib的一端分别与本级传输晶体管的栅极相连接，另一端分别连接到两相交叠时钟信号clk₃或clk₄上，其中奇数级自举电容C_ib的另一端连接到clk₃上，偶数级自举电容C_ib的另一端连接到clk₄上。输出级仅由传输晶体管M₁和衬底切换晶体管M₃和M₄构成，其连接关系与前级相应晶体管的连接关系相同，传输晶体管接成二极管形式，即漏级和栅极相连。

图6为应用于本发明的四相时钟的时序图。clk₁和clk₂为占空比相同、相位相反、频率相同的两相不交叠时钟信号，clk₁、clk₂驱动电荷泵各级耦合主电容C_p；clk₃和clk₄是另外两相占空比相同、相位相反、频率相同的交叠时钟信号，并保持与clk₁和clk₂固定的相位差，且占空比大于clk₁、clk₂的占空比。Clk₃和clk₄用于驱动各级栅压自举电容C_ib，从而提升传输晶体管的栅源电压，减小传输晶体管漏源电压降。

附图说明

图1为传统的n级Dickson电荷泵电路示意图。

图2为应用于传统Dickson电荷泵的两相不交叠时钟信号的时序图。

图3为采用NMOS栅压自举结构的电荷泵示意图。

图4为NMOS栅电压自举结构电荷泵的四相时钟时序图。

图5为低电源电压的全PMOS高效低功耗电荷泵电路结构图。

图6为应用于本发明的四相时钟的时序图。

图7为本发明在一般电路中的应用实例。

图中标号：1为压控振荡器(VCO)，2为四相时钟发生电路，3为电荷泵电路。

具体实施方式

下面通过实施例进一步描述本发明。

实施例：

图7所示为本发明在一般电路中的实施例。其中，VCO(压控振荡器(1))用于产生电荷泵所需的一定频率的时钟信号，FPCG(Four Phase Clock Generator四相时钟发生电路(2))用于产生如图6所示时序的四相时钟，Charge Pump(电荷泵电路(3))即为本发明所示的电路，R_out和C_out是电荷泵需要驱动的电阻负载和电容负载。

在本应用实施例中，本发明的电荷泵用于低功耗电可擦除只读存储器(EEPROM)中，需驱动的电阻负载和电容负载分别为10兆欧姆和20皮法拉，要求输出电压达到15V以上。选择电荷泵各参数如下，时钟频率为2Mhz，级数n取12，耦合主电容C_p取2.7pf，自举电容C_ib取0.1pf，传输晶体管M_i1的宽长比取l0um/0.5um，各级衬底切换晶体管和自举晶体管的尺寸为0.8um/0.5um。

在本实施例中，需要高压产生时，压控振荡器(VCO)开始工作，在一定电压的控制下，产生占空比为50％的符合条件的2Mhz的时钟信号，同时四相时钟发生电路在时钟信号的驱动下产生如图6所示时序关系的四相时钟，驱动电荷泵开始工作，对于第一级电路，在一个时钟周期内，clk₁为低，C_p作为耦合电容使V₁点电压降低，之后clk₂升高，M₁₂管截止，Δt时间后，clk₃降低，则M₁₁管的栅压降低，M₁₁导通且工作在线性区，电荷从输入端V_ad传输到V₁端。此时，clk₂和clk₄为高，第二级的M₂₁管栅电压升高，同时M₂₂管导通，给M₂₁的栅充电，使得晶体管M₂₁截止。当传输达到稳态后，clk₃首先变高，使M₁₁截止，其次clk₂、clk₁、clk₄相继反相。当clk₄为低电平时，耦合第二级传输管M₂₁的栅为低，M₂₁管导通且工作在线性区，向输出端传送电荷，此时，clk₁为高，恰好关断本级的M₂₂自举晶体管。随着四相时钟的交替变化，在大于300us的建立时间后，第n级的耦合电容C_p逐渐被充电到稳定高压。

在电荷泵一个工作周期内，clk₁为低、clk₂为高时，奇数级输出电压略低于偶数级输出电压，奇数级M_i4截止，M_i3管处于弱导通；偶数级M_i3截止，M_i4处于弱导通，则各PMOS晶体管衬底均连接到漏源端的高电平，即偶数级输出结点；反之，clk₁为高、clk₂为低时，各PMOS晶体管衬底仍连接高电平，即奇数级输出结点。这样电荷泵不管工作在时钟的什么相位下，所有PMOS晶体管的衬底都始终处于高电平，完全消除了PMOS体效应的影响，从而大大提高了电荷泵的转换效率。

Claims

1、一种高效低电荷泵电路，其特征在于由传输晶体管M_i1、栅压自举晶体管M_i2、衬底电压切换晶体管M_i3和M_i4、级耦合主电容C_p以及栅电压自举电容C_ib构成，i指电荷泵的第i级，i为2-20；所有晶体管均为低压PMOS晶体管；除输出级外，其他各级结构均相同；其中传输晶体管M_i1的源级和漏级逐一连接起来，并最终连接到电源电压V_dd和输出电压V_out两端。

2、根据权利要求1所述的高效低电荷电路，其特征在于栅压自举晶体管M_i2的栅由本级的电压输入端控制，第一级自举晶体管M_i2的栅极则由clk₂控制，M_i2的漏端与本级的电压输出端连接，源端连在本级传输晶体管M_i1的栅上；衬底切换晶体管M_i3的漏端与本级电压输入端连接，源级与另一个衬底切换晶体管M_i4的源端连接，栅极则由本级的电压输出端控制；晶体管M_i4的漏端与本级的电压输出端连接，栅极由本级的电压输入端控制；每级所有晶体管的衬底都连接在一起，并与衬底切换晶体管M_i3和M_i4的源端相连；级耦合主电容C_p的一端分别连接到两相不交叠时钟信号clk₁或clk₂上，其中奇数级耦合主电容C_p的一端连接到clk₁上，偶数级耦合主电容C_p的一端连接到clk₂上，C_p的另一端分别依次连接到本级的输出端；栅电压自举电容C_ib的一端分别与本级传输晶体管的栅极相连接，另一端分别连接到两相交叠时钟信号clk₃或clk₄上，其中奇数级自举电容C_ib的另一端连接到clk₃上，偶数级自举电容C_ib的另一端连接到clk₄上。

3、根据权利要求2所述的高效低电荷电路，其特征在于输出级仅由传输晶体管M₁和衬底切换晶体管M₃和M₄构成，其连接关系与前级相应晶体管的连接关系相同，传输晶体管接成二极管形式。