CN108551257B - 一种电荷泵结构 - Google Patents
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Abstract
一种电荷泵结构，属于电子电路技术领域。包括参考地电位产生单元、电平转换单元、非交叠时钟产生单元和电荷泵单元，参考地电位产生单元用于产生参考地电位，其电源电压为高电平，其地电压为低电平；电平转换单元用于产生第一交叠时钟信号和第二交叠时钟信号，其控制信号为时钟控制信号，电源电压为高电平，地电压为参考地电位；非交叠时钟信号产生单元用于将第一交叠时钟信号和第二交叠时钟信号转换为第一非交叠时钟信号和第二非交叠时钟信号；电荷泵单元5的电源电压为高电平，地电压为低电平，在第一非交叠时钟信号和第二非交叠时钟信号的控制下将高电平泵升产生电荷泵结构的输出信号。本发明提高了电荷泵的充电效率并减小了占用面积。
Description
技术领域
本发明属于电子电路技术领域，涉及一种电荷泵结构。
背景技术
现阶段，随着存储器的广泛运用，实现数据的写入和擦除需要远高于电源电压的操作电压，因此可以应用电荷泵通过较低的电源电压泵升得到高操作电压，而传统的交叉耦合电荷泵因存在串通现象和级联电荷泵导致效率损耗，串通现象是在MOS管开启和关断过程中，电荷泵出现支路漏电现象。
传统的交叉耦合电荷泵结构如图2中电荷泵单元5 所示，其中串通现象的产生与电荷泵中的升压晶体管(MN4、MN5)以及开关晶体管(MP10、MP11)有关。由于交叉耦合电荷泵具有对称性，因此在每半个周期内串通现象的产生条件都类似。晶体管的开关动作由节点A和节点B节点的节点电压来控制，在节点A的电压VA从高电平VDDH增大到2VDDH，节点B的电压VB从2VDDH减小到VDDH的同步转换过程中，在节点A和节点B处产生串通现象。
发明内容
针对上述传统的交叉耦合电荷泵存在串通带来的效率低等问题，本发明基于交叉耦合电荷泵模型提出一种电荷泵结构，用来对电荷泵效率进行提高，能够解决传统电荷泵的上述缺点，有效避免了串通现象的产生，消除了体效应导致的阈值损耗，提高了电荷泵的充电效率；同时采用电平转换单元，使电荷泵单元只需单级就可以实现高电平输出，有效减小了占用面积，降低了成本。
本发明的技术方案为：
一种电荷泵结构，包括参考地电位产生单元1、电平转换单元3、非交叠时钟产生单元4 和电荷泵单元5，
所述参考地电位产生单元1用于产生参考地电位VSSH，其电源电压为高电平VDDH，其地电压为低电平VSS；
所述电平转换单元3用于产生相位相反的第一交叠时钟信号CLK1和第二交叠时钟信号 CLK2，其控制信号为时钟控制信号CLK，电源电压为高电平VDDH，地电压为所述参考地电位VSSH；
所述非交叠时钟信号产生单元4用于将第一交叠时钟信号CLK1和第二交叠时钟信号 CLK2转换为第一非交叠时钟信号CLK3和第二非交叠时钟信号CLK4；
所述电荷泵单元5的电源电压为高电平VDDH，地电压为低电平VSS，在所述第一非交叠时钟信号CLK3和第二非交叠时钟信号CLK4的控制下将所述高电平VDDH泵升产生所述电荷泵结构的输出信号CP。
具体的，所述电平转换单元3包括第一反相器INV1、第一NMOS管MN1、第二NMOS 管MN2、第三NMOS管MN3、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管 MP7、第八PMOS管MP8和第九PMOS管MP9，
第一NMOS管MN1的栅极连接第二NMOS管MN2、第五PMOS管MP5和第八PMOS 管MP8的栅极并作为所述电平转换单元3的控制端连接所述时钟控制信号CLK，其漏极连接第五PMOS管MP5的漏极以及第三NMOS管MN3和第九PMOS管MP9的栅极，其源极连接第二NMOS管MN2和第三NMOS管MN3的源极并连接所述参考地电位VSSH；
第六PMOS管MP6的栅极连接第三NMOS管MN3和第九PMOS管MP9的漏极并输出所述第一交叠时钟信号CLK1，其漏极连接第八PMOS管MP8的源极，其源极连接第五PMOS 管MP5和第七PMOS管MP7的源极并连接所述高电平VDDH；
第七PMOS管MP7的栅极连接第二NMOS管MN2和第八PMOS管MP8的漏极，其漏极连接第九PMOS管MP9的源极；
第一反相器INV1的输入端连接所述第一交叠时钟信号CLK1，其输出端输出所述第二交叠时钟信号CLK2。
具体的，所述参考地电位产生单元1为带隙基准结构，包括第一三极管Q1、第二三极管 Q2、第一电阻R1、第二电阻R2、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管 MP3和第四PMOS管MP4，
第一PMOS管MP1的栅极连接第二PMOS管MP2的栅极和漏极以及第四PMOS管MP4 的源极，其源极连接第二PMOS管MP2的源极并连接所述高电平VDDH，其漏极连接第三 PMOS管MP3的源极；
第二三极管Q2的基极连接第一三极管Q1的基极并输出所述参考地电位VSSH，其集电极连接第三PMOS管MP3的栅极以及第四PMOS管MP4的栅极和漏极，其发射极通过第一电阻R1和第二电阻R2的串联结构后连接所述低电平VSS；
第一三极管Q1的发射极连接第一电阻R1和第二电阻R2的串联点，其集电极连接第三 PMOS管MP3的漏极。
具体的，所述非交叠时钟产生单元4包括第一与非门NAND1、第二与非门NAND2、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6 和第七反相器INV7，
第一与非门NAND1的第一输入端连接所述第一交叠时钟信号CLK1，其输出端连接第二反相器INV2的输入端；
第三反相器INV3的输入端连接第二反相器INV2的输出端，其输出端连接第四反相器 INV4的输入端和第二与非门NAND2的第一输入端；
第二与非门NAND2的第二输入端连接所述第二交叠时钟信号CLK2，其输出端连接第五反相器INV5的输入端；
第六反相器INV6的输入端连接第五反相器INV5的输出端，其输出端连接第七反相器 INV7的输入端和第一与非门NAND1的第二输入端；
第四反相器INV4的输出端输出所述第一非交叠时钟信号CLK3，第七反相器INV7的输出端输出所述第二非交叠时钟信号CLK4。
具体的，所述电荷泵单元5包括第一电容C1、第二电容C2、第三电容C3、第三电阻R3、第四NMOS管MN4、第五NMOS管MN5、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12和第十三PMOS管MP13，
第一电容C1的一端连接所述第一非交叠时钟信号CLK3，另一端连接第五NMOS管MN5、第十PMOS管MP10和第十二PMOS管MP12的栅极、第十一PMOS管MP11和第十三PMOS 管MP13的漏极以及第四NMOS管MN4的源极；
第二电容C2的一端连接所述第二非交叠时钟信号CLK4，另一端连接第四NMOS管MN4、第十一PMOS管MP11和第十三PMOS管MP13的栅极、第十PMOS管MP10和第十二PMOS 管MP12的漏极以及第五NMOS管MN5的源极；
第十PMOS管MP10的衬底连接第十一PMOS管MP11的衬底、第十二PMOS管MP12 的衬底和源极以及第十三PMOS管MP13的衬底和源极，其源极连接第十一PMOS管MP11 的源极并输出所述输出信号CP；
第四NMOS管MN4和第五NMOS管MN5的漏极连接所述高电平VDDH，第三电阻R3 和第三电容C3并联并接在第十PMOS管MP10的源极和低电平VSS之间。
具体的，所述时钟控制信号CLK由时钟产生单元2产生，所述时钟产生单元2为环形振荡器，其电源电压为高电平VDDH，地电压为所述参考地电位VSSH。
本发明的有益效果为：本发明有效避免了串通现象的产生，消除了体效应导致的阈值损耗，有效提高电荷泵的充电效率；另外电荷泵单元5只需要单级就可以实现高电平输出，有效减小了占用面积，降低成本，解决了传统电荷泵的串通现象和级联电荷泵带来的效率损耗问题。
附图说明
图1为本发明提出的一种电荷泵结构的整体示意图。
图2为本发明提出的一种电荷泵结构的电路原理示意图。
图3为实施例中电平转换单元产生的第一交叠时钟信号CLK1和第二交叠时钟信号CLK2 的波形图。
图4为实施例中非交叠时钟产生单元产生的第一非交叠时钟信号CLK3和第二非交叠时钟信号CLK4的波形图。
具体实施方式
下面结合附图和具体实施例，详细描述本发明的技术方案：
本发明提出的一种电荷泵结构，基于交叉耦合电荷泵模型，采用非交叠时钟和衬底选择的方式控制开关管的栅极和衬底电位，有效避免了串通现象的产生，消除了体效应导致的阈值损耗，提高了电荷泵的充电效率。如图1所示是本发明提出的电荷泵结构的整体框图，包括参考地电位产生单元1、电平转换单元3、非交叠时钟产生单元4和电荷泵单元5，参考地电位产生单元1用于产生参考地电位VSSH，其电源电压为高电平VDDH，其地电压为低电平VSS；电平转换单元3用于产生相位相反的第一交叠时钟信号CLK1和第二交叠时钟信号CLK2，其控制信号为时钟控制信号CLK，电源电压为高电平VDDH，地电压为参考地电位VSSH；非交叠时钟信号产生单元4用于将第一交叠时钟信号CLK1和第二交叠时钟信号 CLK2转换为第一非交叠时钟信号CLK3和第二非交叠时钟信号CLK4；电荷泵单元5的电源电压为高电平VDDH，地电压为低电平VSS，在第一非交叠时钟信号CLK3和第二非交叠时钟信号CLK4的控制下将高电平VDDH泵升产生电荷泵结构的输出信号CP。
一些实施例中还包括一个时钟产生单元2用来产生电平转换单元3的时钟控制信号CLK，时钟产生单元2可以为环形振荡器或弛张振荡器等，其电源电压为高电平VDDH，地电压为参考地电位VSSH。
参考地电位VSSH由参考地电位产生单元1产生，如图2中给出了一种参考地电位产生单元1的电路实现结构，本实施例中参考地电位产生单元1为带隙基准结构，包括第一三极管Q1、第二三极管Q2、第一电阻R1、第二电阻R2、第一PMOS管MP1、第二PMOS管 MP2、第三PMOS管MP3和第四PMOS管MP4，第一PMOS管MP1的栅极连接第二PMOS 管MP2的栅极和漏极以及第四PMOS管MP4的源极，其源极连接第二PMOS管MP2的源极并连接高电平VDDH，其漏极连接第三PMOS管MP3的源极；第二三极管Q2的基极连接第一三极管Q1的基极并输出参考地电位VSSH，其集电极连接第三PMOS管MP3的栅极以及第四PMOS管MP4的栅极和漏极，其发射极通过第一电阻R1和第二电阻R2的串联结构后连接低电平VSS；第一三极管Q1的发射极连接第一电阻R1和第二电阻R2的串联点，其集电极连接第三PMOS管MP3的漏极。
电平转换单元3用于在时钟控制信号CLK的控制下产生相位相反的第一交叠时钟信号 CLK1和第二交叠时钟信号CLK2，如图2给出了一种电平转换单元3的电路实现结构，包括第一反相器INV1、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第五 PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8和第九PMOS 管MP9，第一NMOS管MN1的栅极连接第二NMOS管MN2、第五PMOS管MP5和第八 PMOS管MP8的栅极并作为电平转换单元3的控制端连接时钟控制信号CLK，其漏极连接第五PMOS管MP5的漏极以及第三NMOS管MN3和第九PMOS管MP9的栅极，其源极连接第二NMOS管MN2和第三NMOS管MN3的源极并连接参考地电位VSSH；第六PMOS 管MP6的栅极连接第三NMOS管MN3和第九PMOS管MP9的漏极并输出第一交叠时钟信号CLK1，其漏极连接第八PMOS管MP8的源极，其源极连接第五PMOS管MP5和第七PMOS管MP7的源极并连接高电平VDDH；第七PMOS管MP7的栅极连接第二NMOS管MN2和第八PMOS管MP8的漏极，其漏极连接第九PMOS管MP9的源极；第一反相器INV1的输入端连接第一交叠时钟信号CLK1，其输出端输出第二交叠时钟信号CLK2。第一NMOS管MN1和第五PMOS管MP5构成一个反相器，时钟控制信号CLK一方面连接第二NMOS管 MN2和第八PMOS管MP8的栅极，一方面经过第一NMOS管MN1和第五PMOS管MP5 构成的反相器反相后连接第三NMOS管MN3和第九PMOS管MP9的栅极，如图3所示是本实施例中产生的时序波形图。
电平转换单元3产生的第一交叠时钟信号CLK1和第二交叠时钟信号CLK2通过非交叠时钟产生单元4转变为第一非交叠时钟信号CLK3和第二非交叠时钟信号CLK4，如图2所示给出了一种非交叠时钟产生单元4的电路实现结构，包括第一与非门NAND1、第二与非门NAND2、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6和第七反相器INV7，第一与非门NAND1的第一输入端连接第一交叠时钟信号 CLK1，其输出端连接第二反相器INV2的输入端；第三反相器INV3的输入端连接第二反相器INV2的输出端，其输出端连接第四反相器INV4的输入端和第二与非门NAND2的第一输入端；第二与非门NAND2的第二输入端连接第二交叠时钟信号CLK2，其输出端连接第五反相器INV5的输入端；第六反相器INV6的输入端连接第五反相器INV5的输出端，其输出端连接第七反相器INV7的输入端和第一与非门NAND1的第二输入端；第四反相器INV4的输出端输出第一非交叠时钟信号CLK3，第七反相器INV7的输出端输出第二非交叠时钟信号 CLK4。如图4所示是本实施例中第一非交叠时钟信号CLK3和第二非交叠时钟信号CLK4的时序波形图，其中d为死区时间，该时间段内所有开关管处于截止状态，避免了电荷泵的串通现象。
电荷泵单元5由第一非交叠时钟信号CLK3和第二非交叠时钟信号CLK4控制将其电源电压即高电平VDDH泵升产生输出电压CP，如图2所示给出了一种电荷泵单元5的电路实现结构，包括第一电容C1、第二电容C2、第三电容C3、第三电阻R3、第四NMOS管MN4、第五NMOS管MN5、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12 和第十三PMOS管MP13，第一电容C1的一端连接第一非交叠时钟信号CLK3，另一端连接第五NMOS管MN5、第十PMOS管MP10和第十二PMOS管MP12的栅极、第十一PMOS 管MP11和第十三PMOS管MP13的漏极以及第四NMOS管MN4的源极；第二电容C2的一端连接第二非交叠时钟信号CLK4，另一端连接第四NMOS管MN4、第十一PMOS管MP11 和第十三PMOS管MP13的栅极、第十PMOS管MP10和第十二PMOS管MP12的漏极以及第五NMOS管MN5的源极；为了避免电荷泵单元5的衬底漏端，将第十PMOS管MP10的衬底连接第十一PMOS管MP11的衬底、第十二PMOS管MP12的衬底和源极以及第十三PMOS管MP13的衬底和源极，第十PMOS管的源极连接第十一PMOS管MP11的源极并输出输出信号CP，电荷泵单元5的输出电压CP的电压值VCP＝VDDH+(VDDH-VSSH) ＝2VDDH-VSSH；第四NMOS管MN4和第五NMOS管MN5的漏极连接高电平VDDH，第三电阻R3和第三电容C3并联并接在第十PMOS管MP10的源极和低电平VSS之间。
综上所述，本发明设计了一种电荷泵结构，通过参考地电位产生单元1产生参考地电位 VSSH作为电平转换单元3的地电位，电平转换单元3的电源电压为高电平VDDH，产生第一交叠时钟信号CLK1和第二交叠时钟信号CLK2并通过第非交叠时钟产生单元4产生对应的非交叠时钟信号CLK3和非交叠时钟信号CLK4用于避免串通现象的产生，消除了体效应导致的阈值损耗，有效提高电荷泵的充电效率；另外通过电平转换单元3使得电荷泵单元5 只需要单级就可以实现高电平输出，有效减小了占用面积，降低成本，解决了传统电荷泵的串通现象和级联电荷泵带来的效率损耗问题。
可以理解的是，本发明不限于上文示出的精确配置和组件。在不脱离权利要求书的保护范围基础上，可以对上文所述方法和结构的步骤顺序、细节及操作做出各种修改和优化。
Claims (5)
1.一种电荷泵结构，其特征在于，包括参考地电位产生单元(1)、电平转换单元(3)、非交叠时钟产生单元(4)和电荷泵单元(5)，
所述参考地电位产生单元(1)用于产生参考地电位(VSSH)，其电源电压为高电平(VDDH)，其地电压为低电平(VSS)；
所述电平转换单元(3)用于产生相位相反的第一交叠时钟信号(CLK1)和第二交叠时钟信号(CLK2)，其控制信号为时钟控制信号(CLK)，电源电压为高电平(VDDH)，地电压为所述参考地电位(VSSH)；
所述非交叠时钟信号产生单元(4)用于将第一交叠时钟信号(CLK1)和第二交叠时钟信号(CLK2)转换为第一非交叠时钟信号(CLK3)和第二非交叠时钟信号(CLK4)；
所述电荷泵单元(5)的电源电压为高电平(VDDH)，地电压为低电平(VSS)，在所述第一非交叠时钟信号(CLK3)和第二非交叠时钟信号(CLK4)的控制下将所述高电平(VDDH)泵升产生所述电荷泵结构的输出信号(CP)；
所述电平转换单元(3)包括第一反相器(INV1)、第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第五PMOS管(MP5)、第六PMOS管(MP6)、第七PMOS管(MP7)、第八PMOS管(MP8)和第九PMOS管(MP9)，
第一NMOS管(MN1)的栅极连接第二NMOS管(MN2)、第五PMOS管(MP5)和第八PMOS管(MP8)的栅极并作为所述电平转换单元(3)的控制端连接所述时钟控制信号(CLK)，其漏极连接第五PMOS管(MP5)的漏极以及第三NMOS管(MN3)和第九PMOS管(MP9)的栅极，其源极连接第二NMOS管(MN2)和第三NMOS管(MN3)的源极并连接所述参考地电位(VSSH)；
第六PMOS管(MP6)的栅极连接第三NMOS管(MN3)和第九PMOS管(MP9)的漏极并输出所述第一交叠时钟信号(CLK1)，其漏极连接第八PMOS管(MP8)的源极，其源极连接第五PMOS管(MP5)和第七PMOS管(MP7)的源极并连接所述高电平(VDDH)；
第七PMOS管(MP7)的栅极连接第二NMOS管(MN2)和第八PMOS管(MP8)的漏极，其漏极连接第九PMOS管(MP9)的源极；
第一反相器(INV1)的输入端连接所述第一交叠时钟信号(CLK1)，其输出端输出所述第二交叠时钟信号(CLK2)。
2.根据权利要求1所述的电荷泵结构，其特征在于，所述参考地电位产生单元(1)为带隙基准结构，包括第一三极管(Q1)、第二三极管(Q2)、第一电阻(R1)、第二电阻(R2)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)和第四PMOS管(MP4)，
第一PMOS管(MP1)的栅极连接第二PMOS管(MP2)的栅极和漏极以及第四PMOS管(MP4)的源极，其源极连接第二PMOS管(MP2)的源极并连接所述高电平(VDDH)，其漏极连接第三PMOS管(MP3)的源极；
第二三极管(Q2)的基极连接第一三极管(Q1)的基极并输出所述参考地电位(VSSH)，其集电极连接第三PMOS管(MP3)的栅极以及第四PMOS管(MP4)的栅极和漏极，其发射极通过第一电阻(R1)和第二电阻(R2)的串联结构后连接所述低电平(VSS)；
第一三极管(Q1)的发射极连接第一电阻(R1)和第二电阻(R2)的串联点，其集电极连接第三PMOS管(MP3)的漏极。
3.根据权利要求1所述的电荷泵结构，其特征在于，所述非交叠时钟产生单元(4)包括第一与非门(NAND1)、第二与非门(NAND2)、第二反相器(INV2)、第三反相器(INV3)、第四反相器(INV4)、第五反相器(INV5)、第六反相器(INV6)和第七反相器(INV7)，
第一与非门(NAND1)的第一输入端连接所述第一交叠时钟信号(CLK1)，其输出端连接第二反相器(INV2)的输入端；
第三反相器(INV3)的输入端连接第二反相器(INV2)的输出端，其输出端连接第四反相器(INV4)的输入端和第二与非门(NAND2)的第一输入端；
第二与非门(NAND2)的第二输入端连接所述第二交叠时钟信号(CLK2)，其输出端连接第五反相器(INV5)的输入端；
第六反相器(INV6)的输入端连接第五反相器(INV5)的输出端，其输出端连接第七反相器(INV7)的输入端和第一与非门(NAND1)的第二输入端；
第四反相器(INV4)的输出端输出所述第一非交叠时钟信号(CLK3)，第七反相器(INV7)的输出端输出所述第二非交叠时钟信号(CLK4)。
4.根据权利要求1所述的电荷泵结构，其特征在于，所述电荷泵单元(5)包括第一电容(C1)、第二电容(C2)、第三电容(C3)、第三电阻(R3)、第四NMOS管(MN4)、第五NMOS管(MN5)、第十PMOS管(MP10)、第十一PMOS管(MP11)、第十二PMOS管(MP12)和第十三PMOS管(MP13)，
第一电容(C1)的一端连接所述第一非交叠时钟信号(CLK3)，另一端连接第五NMOS管(MN5)、第十PMOS管(MP10)和第十二PMOS管(MP12)的栅极、第十一PMOS管(MP11)和第十三PMOS管(MP13)的漏极以及第四NMOS管(MN4)的源极；
第二电容(C2)的一端连接所述第二非交叠时钟信号(CLK4)，另一端连接第四NMOS管(MN4)、第十一PMOS管(MP11)和第十三PMOS管(MP13)的栅极、第十PMOS管(MP10)和第十二PMOS管(MP12)的漏极以及第五NMOS管(MN5)的源极；
第十PMOS管(MP10)的衬底连接第十一PMOS管(MP11)的衬底、第十二PMOS管(MP12)的衬底和源极以及第十三PMOS管(MP13)的衬底和源极，其源极连接第十一PMOS管(MP11)的源极并输出所述输出信号(CP)；
第四NMOS管(MN4)和第五NMOS管(MN5)的漏极连接高电平(VDDH)，第三电阻(R3)和第三电容(C3)并联并接在第十PMOS管(MP10)的源极和所述低电平(VSS)之间。
5.根据权利要求1所述的电荷泵结构，其特征在于，所述时钟控制信号(CLK)由时钟产生单元(2)产生，所述时钟产生单元(2)为环形振荡器，其电源电压为高电平(VDDH)，地电压为所述参考地电位(VSSH)。
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