CN109743044A - 用于消除峰值电流的pwm输出驱动io电路 - Google Patents

用于消除峰值电流的pwm输出驱动io电路 Download PDF

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Abstract

本发明公开了一种用于消除峰值电流的PWM输出驱动IO电路，所述IO电路包括：第四PMOS管和第七NMOS管，所述第四PMOS管连接于电路电源电压VDD和IO接口之间，第七NMOS管连接于电路地电位VSS和IO接口之间；第一栅极驱动单元，用于驱动第四PMOS管的栅极信号PG，所述第一驱动单元包括连接于电路电源电压VDD和电路地电位VSS之间的若干PMOS管和NMOS管；第二栅极驱动单元，用于驱动第七NMOS管的栅极信号NG，所述第二驱动单元包括连接于电路电源电压VDD和电路地电位VSS之间的若干PMOS管和NMOS管。本发明的IO电路具有结构简单、易于集成、灵活适应性、自我静电防护等优点。

Description

用于消除峰值电流的PWM输出驱动IO电路
技术领域
本发明涉及IO电路技术领域，特别是涉及一种用于消除峰值电流的PWM输出驱动IO电路。
背景技术
PWM输出即脉宽调制输出，PWM输出驱动IO电路普遍存在于数模混合芯片、MCU、SOC等系统，大多数系统中驱动外围LED显示、马达等器件。由于这些器件是采用电流驱动的，市面上有几十mA、乃至几百mA的驱动能力。
参图1所示为现有技术中产生偏置电流的电路图，NMOS管包括NM1’、NM2’、NM3’，PMOS管包括PM1’、PM2’、PM3’，其中：
PM1’用于控制外部偏置电流输入，当使能信号EN为VDD、ENB为VSS时，接受偏置电流输入，否则偏置电流输入截止；
NM1’、NM2’、PM2’用于产生镜像偏置电流，输出电压信号为NBIAS、PBIAS；
NM3’、PM3’用于控制输出电压信号NBIAS、PBIAS；当使能信号EN为VDD、ENB为VSS时，NBIAS、PBIAS有效输出；否则，NBIAS将被拉到VSS、PBIAS将被拉到VDD。
虽然一些电路中采用了一些方法来避免驱动管中的PMOS和NMOS管同时导通，但在输出脉冲翻转瞬间，产生非常巨大的峰值电流，非常容易损坏本电路的驱动器件，甚至影响到系统中电源部分正常工作。
因此，针对上述技术问题，有必要提供一种用于消除峰值电流的PWM输出驱动IO电路。
发明内容
有鉴于此，本发明的目的在于提供一种用于消除峰值电流的PWM输出驱动IO电路。
为了实现上述目的，本发明一实施例提供的技术方案如下：
一种用于消除峰值电流的PWM输出驱动IO电路，其特征在于，所述IO电路包括：
第四PMOS管和第七NMOS管，所述第四PMOS管连接于电路电源电压VDD和IO接口之间，第七NMOS管连接于电路地电位VSS和IO接口之间；
第一栅极驱动单元，用于驱动第四PMOS管的栅极信号PG，所述第一驱动单元包括连接于电路电源电压VDD和电路地电位VSS之间的若干PMOS管和NMOS管；
第二栅极驱动单元，用于驱动第七NMOS管的栅极信号NG，所述第二驱动单元包括连接于电路电源电压VDD和电路地电位VSS之间的若干PMOS管和NMOS管。
作为本发明的进一步改进，所述第四PMOS管的栅极与第一栅极驱动单元相连，源极与电路电源电压VDD相连，漏极与IO接口相连；所述第七NMOS管的栅极与第二栅极驱动单元相连，源极与电路地电位VSS，漏极与IO接口相连。
作为本发明的进一步改进，所述第一栅极驱动单元包括依次连接于电路电源电压VDD和电路地电位VSS之间的第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管以及与第一PMOS管和第二PMOS管并联设置的第三PMOS管。
作为本发明的进一步改进，所述第一栅极驱动单元中：
第一PMOS管的栅极用于接收输入信号DATAH，源极与电路电源电压VDD相连，漏极与第二PMOS管相连；
第二PMOS管的栅极用于接收使能信号ENB，源极与第一PMOS管相连，漏极与第一NMOS管相连；
第一NMOS管的栅极用于接收使能信号EN，漏极与第二PMOS管相连，源极与第二NMOS管相连；
第二NMOS管的栅极用于接收输入信号DATAH，漏极与第二NMOS管相连，源极与第三NMOS管相连；
第三NMOS管的栅极用于接收电压信号NBIAS，漏极与第二NMOS管相连，源极与电路地电位VSS相连；
第三PMOS管的栅极用于接收使能信号EN，源极与电路电源电压VDD相连，漏极与第二PMOS管的漏极及第四PMOS管的栅极相连。
作为本发明的进一步改进，所述IO电路中：
所述第二PMOS管、第一NMOS管及第三PMOS管用于驱动第四PMOS管的栅极信号PG，当使能信号EN为VDD、ENB为VSS时，栅极信号PG将根据输入信号DATAH变化；否则栅极信号PG将被拉至VDD，第四PMOS管截止；
第一PMOS管及第二NMOS管用于接收输入信号DATAH，当DATAH为VDD时，第一PMOS管截止、第二NMOS管导通；当DATAH为VSS时，第一PMOS管导通、第二NMOS管截止；
第三NMOS管用于镜像外部偏置电流。
作为本发明的进一步改进，所述第二栅极驱动单元包括依次连接于电路电源电压VDD和电路地电位VSS之间的第五PMOS管、第六PMOS管、第七PMOS管、第四NMOS管、第五NMOS管以及与第四NMOS管和第五NMOS管并联设置的第六NMOS管。
作为本发明的进一步改进，所述第二栅极驱动单元中：
第五PMOS管的栅极用于接收电压信号PBIAS，源极与电路电源电压VDD相连，漏极与第六PMOS管相连；
第六PMOS管的栅极用于接收输入信号DATAH，源极与第五PMOS管相连，漏极与第一NMOS管相连；
第七PMOS管的栅极用于接收使能信号ENB，源极与第六PMOS管相连，漏极与第四NMOS管相连；
第四NMOS管的栅极用于接收使能信号EN，漏极与第七PMOS管相连，源极与第五NMOS管相连；
第五NMOS管的栅极用于接收输入信号DATAH，漏极与第四NMOS管相连，源极与电路地电位VSS相连；
第六NMOS管的栅极用于接收使能信号ENB，源极与电路地电位VSS相连，漏极与第四NMOS管的漏极及第七NMOS管的栅极相连。
作为本发明的进一步改进，所述IO电路中：
第七PMOS管、第四NMOS管及第六NMOS管用于驱动第七NMOS管的栅极信号NG，当使能信号EN为VDD、ENB为VSS时，栅极信号NG将根据输入信号DATAH变化；否则栅极信号NG将被拉至VSS，第七NMOS管截止。
第六PMOS管及第五NMOS管用于接收输入信号DATAH，当DATAH为VDD时，第六PMOS管截止、第五NMOS管导通；当DATAH为VSS时，第六PMOS管导通、第五NMOS管截止；
第五PMOS管用于镜像外部偏置电流。
作为本发明的进一步改进，所述第四PMOS管的栅极和第七NMOS管的栅极上分别连接有第一电容C0和第二电容C1，以分别控制第四PMOS管栅极电压和第七NMOS管栅极电压的变化率，进而控制第四PMOS管驱动电流和第七NMOS管吸入电流的变化率。
作为本发明的进一步改进，所述第一电容C0连接于第四PMOS管的栅极与电路地电位VSS之间或第四PMOS管的栅极与电路电源电压VDD之间；第二电容C1连接于第七NMOS管的栅极与电路地电位VSS之间。
本发明的有益效果是：
IO电路结构简单，仅若干PMOS管和NMOS管构成，易于集成；
具有灵活适应性，适用于各种工艺，通过调节外部偏置电流的大小，满足PWM输出的带宽需求；
自我静电防护，IO电路结构不会破坏静电防护功能，可实现驱动管和ESD管共用；
栅极信号端增加电容，解决了因峰值电流引起的EMI问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中产生偏置电流的电路图；
图2为本发明第一实施例中用于消除峰值电流的PWM输出驱动IO电路的原理图；
图3为本发明第一实施例中IO电路的信号波形图；
图4为本发明第二实施例中用于消除峰值电流的PWM输出驱动IO电路的原理图；
图5为本发明第三实施例中用于消除峰值电流的PWM输出驱动IO电路的原理图。
具体实施方式
为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
本发明利用恒定偏置电流充放电来控制PMOS、NMOS管的栅压设计，能够有效的消除驱动PMOS、NMOS管分别在开启瞬间的峰值电流，同时减小芯片面积开销以及提高PWM输出驱动IO电路的速度。
参图2所示，本发明的第一实施例中的PWM输出驱动IO电路，包括若干NMOS管和PMOS管，其中，NMOS管包括第一NMOS管(NM1)、第二NMOS管(NM2)、第三NMOS管(NM3)、第四NMOS管(NM4)、第五NMOS管(NM5)、第六NMOS管(NM6)及第七NMOS管(NM7)；PMOS管包括第一PMOS管(PM1)、第二PMOS管(PM2)、第三PMOS管(PM3)、第四PMOS管(PM4)、第五PMOS管(PM5)、第六PMOS管(PM6)及第七PMOS管(PM7)。
具体地，IO电路包括：
第四PMOS管(PM4)和第七NMOS管(NM7)，第四PMOS管(PM4)连接于电路电源电压VDD和IO接口之间，第七NMOS管(NM7)连接于电路地电位VSS和IO接口之间；
第一栅极驱动单元，用于驱动第四PMOS管(PM4)的栅极信号PG，第一驱动单元包括连接于电路电源电压VDD和电路地电位VSS之间的若干PMOS管和NMOS管；
第二栅极驱动单元，用于驱动第七NMOS管(NM7)的栅极信号NG，第二驱动单元包括连接于电路电源电压VDD和电路地电位VSS之间的若干PMOS管和NMOS管。
具体地，第四PMOS管(PM4)的栅极与第一栅极驱动单元相连，源极与电路电源电压VDD相连，漏极与IO接口相连；第七NMOS管(NM7)的栅极与第二栅极驱动单元相连，源极与电路地电位VSS，漏极与IO接口相连。
本实施例中的第一栅极驱动单元包括依次连接于电路电源电压VDD和电路地电位VSS之间的第一PMOS管(PM1)、第二PMOS管(PM2)、第一NMOS管(NM1)、第二NMOS管(NM2)、第三NMOS管(NM3)以及与第一PMOS管(PM1)和第二PMOS管(PM2)并联设置的第三PMOS管(PM3)。
具体地：
第一PMOS管(PM1)的栅极用于接收输入信号DATAH，源极与电路电源电压VDD相连，漏极与第二PMOS管(PM2)相连；
第二PMOS管(PM2)的栅极用于接收使能信号ENB，源极与第一PMOS管(PM1)相连，漏极与第一NMOS管(NM1)相连；
第一NMOS管(NM1)的栅极用于接收使能信号EN，漏极与第二PMOS管(PM2)相连，源极与第二NMOS管(NM2)相连；
第二NMOS管(NM2)的栅极用于接收输入信号DATAH，漏极与第二NMOS管(NM2)相连，源极与第三NMOS管(NM3)相连；
第三NMOS管(NM3)的栅极用于接收电压信号NBIAS，漏极与第二NMOS管(NM2)相连，源极与电路地电位VSS相连；
第三PMOS管(PM3)的栅极用于接收使能信号EN，源极与电路电源电压VDD相连，漏极与第二PMOS管(PM2)的漏极及第四PMOS管(PM4)的栅极相连。
本实施例中的第二栅极驱动单元包括依次连接于电路电源电压VDD和电路地电位VSS之间的第五PMOS管(PM5)、第六PMOS管(PM6)、第七PMOS管(PM7)、第四NMOS管(NM4)、第五NMOS管(NM5)以及与第四NMOS管(NM4)和第五NMOS管(NM5)并联设置的第六NMOS管(NM6)。
具体地：
第五PMOS管(PM5)的栅极用于接收电压信号PBIAS，源极与电路电源电压VDD相连，漏极与第六PMOS管(PM6)相连；
第六PMOS管(PM6)的栅极用于接收输入信号DATAH，源极与第五PMOS管(PM5)相连，漏极与第一NMOS管(NM1)相连；
第七PMOS管(PM7)的栅极用于接收使能信号ENB，源极与第六PMOS管(PM6)相连，漏极与第四NMOS管(NM4)相连；
第四NMOS管(NM4)的栅极用于接收使能信号EN，漏极与第七PMOS管(PM7)相连，源极与第五NMOS管(NM5)相连；
第五NMOS管(NM5)的栅极用于接收输入信号DATAH，漏极与第四NMOS管(NM4)相连，源极与电路地电位VSS相连；
第六NMOS管(NM6)的栅极用于接收使能信号ENB，源极与电路地电位VSS相连，漏极与第四NMOS管(NM4)的漏极及第七NMOS管(NM7)的栅极相连。
本实施例中的IO电路中：
第二PMOS管(PM2)、第一NMOS管(NM1)及第三PMOS管(PM3)用于驱动第四PMOS管(PM4)的栅极信号PG，当使能信号EN为VDD、ENB为VSS时，栅极信号PG将根据输入信号DATAH变化；否则栅极信号PG将被拉至VDD，第四PMOS管(PM4)截止；
第七PMOS管(PM7)、第四NMOS管(NM4)及第六NMOS管(NM6)用于驱动第七NMOS管(NM7)的栅极信号NG，当使能信号EN为VDD、ENB为VSS时，栅极信号NG将根据输入信号DATAH变化；否则栅极信号NG将被拉至VSS，第七NMOS管(NM7)截止；
第一PMOS管(PM1)及第二NMOS管(NM2)用于接收输入信号DATAH，当DATAH为VDD时，第一PMOS管(PM1)截止、第二NMOS管(NM2)导通；当DATAH为VSS时，第一PMOS管(PM1)导通、第二NMOS管(NM2)截止；
第六PMOS管(PM6)及第五NMOS管(NM5)用于接收输入信号DATAH，当DATAH为VDD时，第六PMOS管(PM6)截止、第五NMOS管(NM5)导通；当DATAH为VSS时，第六PMOS管(PM6)导通、第五NMOS管(NM5)截止；
第三NMOS管(NM3)、第五PMOS管(PM5)用于镜像外部偏置电流(图图1中的偏置电流)，达到控制栅极信号PG、NG的效果。
该实施例中，VDD为电路电源电压，VSS为电路地电位，通过选择合适的外部输入偏置电流的大小，有效控制驱动管PM4、NM7的栅极信号PG、NG的电压变化曲线，消除在DATAH翻转瞬间时PM4、NM7的峰值电流。
例如，当VDD为3.3V、VSS为0V时，要求PWM输出驱动电流不小于150mA，选择外部输入偏置电流为4uA：
1、当EN为VSS、ENB为VDD时，参图3所示，PG为VDD，NG为VSS，此时PM4、NM7均为截止状态，IO输出为浮空状态；
2、当EN为VDD、ENB为VSS时，
2.1、DATAH VSS->VDD时，NG为VDD->VSS，PG从VDD至VSS渐变，如图3中T1时刻；此时，PM4的电流从0逐渐变大，直至最大驱动电流；
由于PM4只有当PG的电压下降到VDD-|VTHP4|以下时才导通(VTHP4为第四PMOS管(PM4)的阈值电压)，此时NM7早已截止，因此避免了PM4和NM7同时导通的情形；
2.2、DATAH VDD->VSS时，PG为VSS->VDD，NG从VSS至VDD渐变，如图3中T2时刻；此时，NM7的电流从0逐渐变大，直至最大吸入电流；
由于NM7只有当NG的电压上升到VTHN7以上时才导通(VTHN7为第七NMOS管(NM7)的阈值电压)，此时PM4早已截止，因此避免了NM7和PM4同时导通的情形。
参图4所示，本发明的第二实施例中，第四PMOS管(PM4)的栅极和第七NMOS管(NM7)的栅极上分别连接有第一电容C0和第二电容C1。第一电容C0用于控制第四PMOS管(PM4)的栅极电压的变化率，进而控制第四PMOS管(PM4)驱动电流的变化率；第二电容C1用于控制第七NMOS管(NM7)的栅极电压的变化率，进而控制第七NMOS管(NM7)吸入电流的变化率。
本实施例中第一电容C0连接于第四PMOS管(PM4)的栅极与电路地电位VSS之间；第二电容C1连接于第七NMOS管(NM7)的栅极与电路地电位VSS之间。
参图5所示，本发明的第三实施例中，第四PMOS管(PM4)的栅极和第七NMOS管(NM7)的栅极上分别连接有第一电容C0和第二电容C1。第一电容C0用于控制第四PMOS管(PM4)的栅极电压的变化率，进而控制第四PMOS管(PM4)驱动电流的变化率；第二电容C1用于控制第七NMOS管(NM7)的栅极电压的变化率，进而控制第七NMOS管(NM7)吸入电流的变化率。
本实施例中第一电容C0连接于第四PMOS管(PM4)的栅极与电路电源电压VDD之间；第二电容C1连接于第七NMOS管(NM7)的栅极与电路地电位VSS之间。
第二实施例和第三实施例中，在栅极信号PG、NG上分别加上电容C0、C1，通过调节C0、C1的容值，可以改变PG(VDD->VSS)、NG(VSS->VDD)的变化斜率。当C0/C1电容比值加大时，PG下降和NG上升变得更缓；当C0/C1电容比值减小时，PG下降和NG上升更快。从而可以控制PM4驱动电流、NM7吸入电流的变化斜率，很好的解决芯片因峰值电流引起的EMI问题。
以上技术方案可以看出，本发明具有如下有益效果：
IO电路结构简单，仅若干PMOS管和NMOS管构成，易于集成；
具有灵活适应性，适用于各种工艺，通过调节外部偏置电流的大小，满足PWM输出的带宽需求；
自我静电防护，IO电路结构不会破坏静电防护功能，可实现驱动管和ESD管共用；
栅极信号端增加电容，解决了因峰值电流引起的EMI问题。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (10)

1.一种用于消除峰值电流的PWM输出驱动IO电路，其特征在于，所述IO电路包括：
第四PMOS管和第七NMOS管，所述第四PMOS管连接于电路电源电压VDD和IO接口之间，第七NMOS管连接于电路地电位VSS和IO接口之间；
第一栅极驱动单元，用于驱动第四PMOS管的栅极信号PG，所述第一驱动单元包括连接于电路电源电压VDD和电路地电位VSS之间的若干PMOS管和NMOS管；
第二栅极驱动单元，用于驱动第七NMOS管的栅极信号NG，所述第二驱动单元包括连接于电路电源电压VDD和电路地电位VSS之间的若干PMOS管和NMOS管。
2.根据权利要求1所述的用于消除峰值电流的PWM输出驱动IO电路，其特征在于，所述第四PMOS管的栅极与第一栅极驱动单元相连，源极与电路电源电压VDD相连，漏极与IO接口相连；所述第七NMOS管的栅极与第二栅极驱动单元相连，源极与电路地电位VSS，漏极与IO接口相连。
3.根据权利要求1所述的用于消除峰值电流的PWM输出驱动IO电路，其特征在于，所述第一栅极驱动单元包括依次连接于电路电源电压VDD和电路地电位VSS之间的第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管以及与第一PMOS管和第二PMOS管并联设置的第三PMOS管。
4.根据权利要求3所述的用于消除峰值电流的PWM输出驱动IO电路，其特征在于，所述第一栅极驱动单元中：
第一PMOS管的栅极用于接收输入信号DATAH，源极与电路电源电压VDD相连，漏极与第二PMOS管相连；
第二PMOS管的栅极用于接收使能信号ENB，源极与第一PMOS管相连，漏极与第一NMOS管相连；
第一NMOS管的栅极用于接收使能信号EN，漏极与第二PMOS管相连，源极与第二NMOS管相连；
第二NMOS管的栅极用于接收输入信号DATAH，漏极与第二NMOS管相连，源极与第三NMOS管相连；
第三NMOS管的栅极用于接收电压信号NBIAS，漏极与第二NMOS管相连，源极与电路地电位VSS相连；
第三PMOS管的栅极用于接收使能信号EN，源极与电路电源电压VDD相连，漏极与第二PMOS管的漏极及第四PMOS管的栅极相连。
5.根据权利要求4所述的用于消除峰值电流的PWM输出驱动IO电路，其特征在于，所述IO电路中：
所述第二PMOS管、第一NMOS管及第三PMOS管用于驱动第四PMOS管的栅极信号PG，当使能信号EN为VDD、ENB为VSS时，栅极信号PG将根据输入信号DATAH变化；否则栅极信号PG将被拉至VDD，第四PMOS管截止；
第一PMOS管及第二NMOS管用于接收输入信号DATAH，当DATAH为VDD时，第一PMOS管截止、第二NMOS管导通；当DATAH为VSS时，第一PMOS管导通、第二NMOS管截止；
第三NMOS管用于镜像外部偏置电流。
6.根据权利要求1所述的用于消除峰值电流的PWM输出驱动IO电路，其特征在于，所述第二栅极驱动单元包括依次连接于电路电源电压VDD和电路地电位VSS之间的第五PMOS管、第六PMOS管、第七PMOS管、第四NMOS管、第五NMOS管以及与第四NMOS管和第五NMOS管并联设置的第六NMOS管。
7.根据权利要求6所述的用于消除峰值电流的PWM输出驱动IO电路，其特征在于，所述第二栅极驱动单元中：
第五PMOS管的栅极用于接收电压信号PBIAS，源极与电路电源电压VDD相连，漏极与第六PMOS管相连；
第六PMOS管的栅极用于接收输入信号DATAH，源极与第五PMOS管相连，漏极与第一NMOS管相连；
第七PMOS管的栅极用于接收使能信号ENB，源极与第六PMOS管相连，漏极与第四NMOS管相连；
第四NMOS管的栅极用于接收使能信号EN，漏极与第七PMOS管相连，源极与第五NMOS管相连；
第五NMOS管的栅极用于接收输入信号DATAH，漏极与第四NMOS管相连，源极与电路地电位VSS相连；
第六NMOS管的栅极用于接收使能信号ENB，源极与电路地电位VSS相连，漏极与第四NMOS管的漏极及第七NMOS管的栅极相连。
8.根据权利要求7所述的用于消除峰值电流的PWM输出驱动IO电路，其特征在于，所述IO电路中：
第七PMOS管、第四NMOS管及第六NMOS管用于驱动第七NMOS管的栅极信号NG，当使能信号EN为VDD、ENB为VSS时，栅极信号NG将根据输入信号DATAH变化；否则栅极信号NG将被拉至VSS，第七NMOS管截止。
第六PMOS管及第五NMOS管用于接收输入信号DATAH，当DATAH为VDD时，第六PMOS管截止、第五NMOS管导通；当DATAH为VSS时，第六PMOS管导通、第五NMOS管截止；
第五PMOS管用于镜像外部偏置电流。
9.根据权利要求1所述的用于消除峰值电流的PWM输出驱动IO电路，其特征在于，所述第四PMOS管的栅极和第七NMOS管的栅极上分别连接有第一电容C0和第二电容C1，以分别控制第四PMOS管栅极电压和第七NMOS管栅极电压的变化率，进而控制第四PMOS管驱动电流和第七NMOS管吸入电流的变化率。
10.根据权利要求9所述的用于消除峰值电流的PWM输出驱动IO电路，其特征在于，所述第一电容C0连接于第四PMOS管的栅极与电路地电位VSS之间或第四PMOS管的栅极与电路电源电压VDD之间；第二电容C1连接于第七NMOS管的栅极与电路地电位VSS之间。
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