CN112636318A - 一种io静电放电电路 - Google Patents

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Abstract

本发明公开了一种IO静电放电电路，包括充放电单元、反相单元、静电放电单元和电位控制单元，充放电单元接于一电源电压和一参考电压之间，输出第一电压；反相单元输入端接充放电单元的输出端，根据第一电压对应输出第二电压；电位控制单元输入端与反相单元的输出端相连，输出端与静电放电单元相连，根据第二电压输出第三电压给静电放电单元。本发明利用低压器件实现高压IO静电放电电路，能够保证其正常工作，同时减小开销以及提高IO电路静电放电能力。

Description

一种IO静电放电电路
技术领域
本发明属于IO静电放电电路的技术领域，具体涉及一种利用低压器件实现的高压IO静电放电电路。
背景技术
在目前通用的CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)制造平台上，一般地一种工艺会提供两种电源电压的MOS管器件分别使用于IO电路中和内部数字逻辑控制单元的MOS器件。但IO电路中的MOS器件只能承受其电气特性内的极限电源电压，如果要提供更高的电源电压时，常规的电路设计架构会给MOS器件带来永久性的损坏，其静电防护保护功能也很难实现。因此，产品应用会收到很大的限制，或者需要增加更高的制造成本。
如何提供一种利用低压器件完成高压IO静电放电电路的设计，是一个急需解决的问题。
发明内容
本发明的主要目的在于提供一种IO静电放电电路，从而克服现有技术的不足。
为实现前述发明目的，本发明采用的技术方案包括：一种IO静电放电电路，包括：
充放电单元，其接于一电源电压和一参考电压之间，输出第一电压；
反相单元，其输入端接所述充放电单元的输出端，根据所述第一电压对应输出第二电压；
电位控制单元，其输入端与反相单元的输出端相连，输出端与静电放电单元相连，根据所述第二电压输出第三电压给静电放电单元；
静电放电单元，其接于所述电源电压和地电位之间，且其与反相单元的输出端和电位控制单元的输出端相连，在所述第三电压作用下形成静电放电通路。
在一优选实施例中，所述充放电单元包括第一电阻和与第一电阻串联的第一电容，所述第一电阻接所述电源电压，所述第一电容接所述参考电压。
在一优选实施例中，所述反相单元包括第一NMOS管和第一PMOS管，所述第一NMOS管的栅极和第一PMOS管的栅极相连并均接于所述充放电单元的输出端，接收所述第一电压，所述第一NMOS管的漏极接所述参考电压，所述第一NMOS管的源极与所述第一PMOS管的源极相连，所述第一PMOS管的漏极接所述电源电压。
在一优选实施例中，所述静电放电单元包括第二NMOS管和第三NMOS管，所述第二NMOS管的漏极接地电位，源极接第三NMOS管的漏极，栅极接电位控制单元的输出端；所述第三NMOS管的栅极接所述反相单元的输出端，源极接所述电源电压。
在一优选实施例中，所述电位控制单元包括第二PMOS管、第三PMOS管、第四NMOS管和第五NMOS管，所述第二PMOS管的漏极与第三PMOS管的漏极相连且均接所述反相单元的输出端，所述第二PMOS管的栅极接所述参考电压，源极与第四NMOS管的源极相连且均接于第二NMOS管的栅极，输出所述第三电压给静电放电单元；所述第四NMOS管的漏极接地电位；所述第三PMOS管的栅极、源极均与所述第五NMOS管的源极相连，且均接于所述第四NMOS管的栅极；所述第五NMOS管的漏极接地电位。
在一优选实施例中，所述电路还包括：
参考电压产生单元，用于输出所述参考电压。
在一优选实施例中，所述参考电压产生单元输出参考电压给第一NMOS管的漏极及第二PMOS管的栅极。
在一优选实施例中，所述参考电压产生单元包括第二电阻、第三电阻、第四电阻和第二电容，所述第二电阻和第三电阻串联且第二电阻接所述电源电压，所述第三电阻接地电位，所述第四电阻一端接于第二电阻和第三电阻之间，另一端与第二电容的一端并接，且输出所述参考电压，所述第二电容的另一端接地电压。
在一优选实施例中，所述第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一PMOS管、第二PMOS管和第三PMOS管的栅极、源极和漏极三极之间的电位差小于电源电压。
与现有技术相比较，本发明的有益效果至少在于：
1、本发明结构简单，仅使用低压器件、电阻和电容实现了高压IO静电放电电路，易于集成。
2、本发明适应性灵活，适用于各种工艺，通过调节电阻比例可适应更宽的电源电压电压范围。
3、本发明大大提升了IO静电放电电路的静电防护能力。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一实施方式中IO静电放电电路的结构示意图；
图2是本发明一实施方式中参考电压产生单元的结构示意图。
具体实施方式
通过应连同所附图式一起阅读的以下具体实施方式将更完整地理解本发明。本文中揭示本发明的详细实施例；然而，应理解，所揭示的实施例仅具本发明的示范性，本发明可以各种形式来体现。因此，本文中所揭示的特定功能细节不应解释为具有限制性，而是仅解释为权利要求书的基础且解释为用于教示所属领域的技术人员在事实上任何适当详细实施例中以不同方式采用本发明的代表性基础。
本发明所揭示的一种IO静电放电电路，利用低压器件完成高压IO静电放电电路的设计，能够保证其正常工作，同时减小开销以及提高IO电路静电放电能力。
如图1所示，本发明实施例所揭示的一种IO静电放电电路，包括：充放电单元1、反相单元2、静电放电单元3和电位控制单元4，其中，所述充放电单元接于一电源电压VDD和一参考电压VREF之间，输出第一电压A；反相单元输入端接充放电单元的输出端，根据第一电压A对应输出第二电压B；电位控制单元输入端与反相单元的输出端相连，输出端与静电放电单元相连，根据第二电压B输出第三电压C给静电放电单元。
其中，本实施例中，充放电单元具体包括第一电阻R0和第一电容C0，第一电阻R0的一端接IO静电放电电路的高压电源电压VDD，另一端与第一电容C0的一端相串联，第一电容C0的另一端接参考电压VREF，第一电阻R0和第一电容C0之间输出第一电压A。
本实施例中，反相单元具体包括第一NMOS管NM0和第一PMOS管PM0，两者构成一个反相器，第一NMOS管NM0的栅极和第一PMOS管PM0的栅极相连并均接于第一电阻R0和第一电容C0之间，接收第一电压A，第一NMOS管NM0的漏极接参考电压VREF，第一NMOS管NM0的源极与第一PMOS管PM0的源极相连，第一PMOS管PM0的漏极接电源电压VDD，第一PMOS管PM0的源极和第一NMOS管NM0的源极之间输出第二电压B。当第一电压A为电源电压VDD时，输出第二电压B的电位为参考电压VREF；当第一电压A为地电压VSS时，输出第二电压B的电位为VDD。
本实施例中，静电放电单元具体包括：第二NMOS管NM1和第三NMOS管NM2，两者形成静电放电的通路。其中，第二NMOS管NM1的漏极接地电位VSS，源极接第三NMOS管NM2的漏极，栅极接电位控制单元的输出端，接收第三电压C；第三NMOS管NM2的栅极接第一NMOS管NM0的源极与第一PMOS管PM0的源极之间，接收第二电压B，第三NMOS管NM2的源极接电源电压VDD。
本实施例中，电位控制单元具体包括：第二PMOS管PM1、第三PMOS管PM2、第四NMOS管NM3和第五NMOS管NM4，其中，第二PMOS管PM1的漏极与第三PMOS管PM2的漏极相连且均接第一NMOS管NM0的源极与第一PMOS管PM0的源极之间，接收第二电压B；第二PMOS管PM1的栅极接参考电压VREF，源极与第四NMOS管NM3的源极相连且均接于第二NMOS管NM1的栅极，输出第三电压C给第二NMOS管NM1的栅极；第四NMOS管NM3的漏极接地电位VSS；第三PMOS管PM2的栅极、源极均与第五NMOS管NM4的源极相连，且均接于第四NMOS管的栅极，输出第四电压D；第五NMOS管NM4的漏极接地电位VSS。当第二电压B高于VREF时，第二PMOS管PM1导通，反之截止，同时避免第四NMOS管NM3电压过载；第三PMOS管PM2用于避免第五NMOS管NM4电压过载。第四NMOS管NM3和第五NMOS管NM4用于控制不同阶段第三电压C。
本发明实施例所揭示的一种IO静电放电电路，还包括参考电压产生单元，用于对电源电压VDD分压，产生上述参考电压VREF，并带有一定的延时稳定作用。本实施例中，结合图2所示，参考电压产生单元具体包括第二电阻R1、第三电阻R2、第四电阻R3和第二电容C1，第二电阻R1的一端接电源电压VDD，另一端与第三电阻R2的一端相串联，第三电阻R2的另一端接地；第四电阻R3的一端接第二电阻R1和第三电阻R2之间，另一端与第二电容C1的一端并接，且输出参考电压VREF，用于对VDD分压，产生参考电压VREF，并带有一定的延时稳定作用。通过选择第二电阻R1和第三电阻R2的比例关系，得到参考电压VREF，可以得到电路中所有MOS管的栅极、源极和漏极三端的电位差小于电源电压VDD/2。
下面以数字电路电源为0.9V器件，IO电路电源为1.8V器件的40nm工艺平台举例说明，当电源电压VDD为3.3V，地电压VSS为0V时，所有IO电路中MOS管为电源电压为1.8V的器件，也就是说，电路在正常工作时必须要保证所有MOS管的栅极、源极、漏极三端的电位差小于1.98V，否则电路就会带来永久性的损坏；选择第二电阻R1/第三电阻R2的比值为1。
本发明的一种IO静电放电电路的工作原理为：
当电路处于静电放电模式时：假设电源电压VDD对地电压VSS放电，当静电脉冲(一般在20nS左右)发生时，由于第一电容C0处于对参考电压VREF交流短路的状态，使第一电压A在短暂的脉冲时间内依然维持低电平，那么第一PMOS管PM0导通，将参考电压VDD的电位传输给第二电压B；同时在参考电压产生单元的作用下，参考电压VREF在短暂的脉冲期间一直为低电平，使得第二PMOS管PM1导通，将第二电压B传输给C点，使得第五NMOS管NM4导通，将地电压VSS传输给D点，通过第三PMOS管PM2参数的适当选取，使得在短暂的脉冲期间第三PMOS管PM2没有及时导通，第四NMOS管NM3截止，C点维持VDD电位，开启第二NMOS管NM1；因此，当第三NMOS管NM2/第二NMOS管NM1导通时，就形成电源电压VDD到地电压VSS的正向放电通路，大大提高静电放电能力。
假设VSS对VDD放电，由CMOS器件特性所知，第二NMOS管NM1和第三NMOS管NM2直接形成PN结正向导通放电通路。所以大大提升了电路的静电防护能力。
当处于正常工作模式时：第一电压A点为VDD电位，参考电压VREF为(VDD)/2电位；第一NMOS管NM0导通，第一PMOS管PM0截止，B点电位为参考电压VREF即(VDD)/2；第二PMOS管PM1截止，第三PMOS管PM2导通，D点电位为VDD/2-VTH(PM2)，VTH(PM2)为第三PMOS管的门限值；第四NMOS管NM3导通，C点电位为地电压VSS，第五NMOS管NM4截止，第二NMOS管NM1截止。所以整个过程中，所有MOS的栅、源、漏三端的电位差小于1.98V。保证了所有MOS管都处于安全的工作电源范围内。
本发明的各方面、实施例、特征及实例应视为在所有方面为说明性的且不打算限制本发明，本发明的范围仅由权利要求书界定。在不背离所主张的本发明的精神及范围的情况下，所属领域的技术人员将明了其它实施例、修改及使用。
在本发明案中标题及章节的使用不意味着限制本发明；每一章节可应用于本发明的任何方面、实施例或特征。
除非另外具体陈述，否则术语“包含(include、includes、including)”、“具有(have、has或having)”的使用通常应理解为开放式的且不具限制性。
尽管已参考说明性实施例描述了本发明，但所属领域的技术人员将理解，在不背离本发明的精神及范围的情况下可做出各种其它改变、省略及/或添加且可用实质等效物替代所述实施例的元件。另外，可在不背离本发明的范围的情况下做出许多修改以使特定情形或材料适应本发明的教示。因此，本文并不打算将本发明限制于用于执行本发明的所揭示特定实施例，而是打算使本发明将包含归属于所附权利要求书的范围内的所有实施例。此外，除非具体陈述，否则术语第一、第二等的任何使用不表示任何次序或重要性，而是使用术语第一、第二等来区分一个元素与另一元素。

Claims (9)

1.一种IO静电放电电路，其特征在于：所述电路包括：
充放电单元，其接于一电源电压和一参考电压之间，输出第一电压；
反相单元，其输入端接所述充放电单元的输出端，根据所述第一电压对应输出第二电压；
电位控制单元，其输入端与反相单元的输出端相连，输出端与静电放电单元相连，根据所述第二电压输出第三电压给静电放电单元；
静电放电单元，其接于所述电源电压和地电位之间，且其与反相单元的输出端和电位控制单元的输出端相连，在所述第三电压作用下形成静电放电通路。
2.根据权利要求1所述的一种IO静电放电电路，其特征在于：所述充放电单元包括第一电阻和与第一电阻串联的第一电容，所述第一电阻接所述电源电压，所述第一电容接所述参考电压。
3.根据权利要求1所述的一种IO静电放电电路，其特征在于：所述反相单元包括第一NMOS管和第一PMOS管，所述第一NMOS管的栅极和第一PMOS管的栅极相连并均接于所述充放电单元的输出端，接收所述第一电压，所述第一NMOS管的漏极接所述参考电压，所述第一NMOS管的源极与所述第一PMOS管的源极相连，所述第一PMOS管的漏极接所述电源电压。
4.根据权利要求3所述的一种IO静电放电电路，其特征在于：所述静电放电单元包括第二NMOS管和第三NMOS管，所述第二NMOS管的漏极接地电位，源极接第三NMOS管的漏极，栅极接电位控制单元的输出端；所述第三NMOS管的栅极接所述反相单元的输出端，源极接所述电源电压。
5.根据权利要求4所述的一种IO静电放电电路，其特征在于：所述电位控制单元包括第二PMOS管、第三PMOS管、第四NMOS管和第五NMOS管，所述第二PMOS管的漏极与第三PMOS管的漏极相连且均接所述反相单元的输出端，所述第二PMOS管的栅极接所述参考电压，源极与第四NMOS管的源极相连且均接于第二NMOS管的栅极，输出所述第三电压给静电放电单元；所述第四NMOS管的漏极接地电位；所述第三PMOS管的栅极、源极均与所述第五NMOS管的源极相连，且均接于所述第四NMOS管的栅极；所述第五NMOS管的漏极接地电位。
6.根据权利要求1所述的一种IO静电放电电路，其特征在于：所述电路还包括：
参考电压产生单元，用于输出所述参考电压。
7.根据权利要求6所述的一种IO静电放电电路，其特征在于：所述参考电压产生单元输出参考电压给第一NMOS管的漏极及第二PMOS管的栅极。
8.根据权利要求7所述的一种IO静电放电电路，其特征在于：所述参考电压产生单元包括第二电阻、第三电阻、第四电阻和第二电容，所述第二电阻和第三电阻串联且第二电阻接所述电源电压，所述第三电阻接地电位，所述第四电阻一端接于第二电阻和第三电阻之间，另一端与第二电容的一端并接，且输出所述参考电压，所述第二电容的另一端接地电压。
9.根据权利要求5所述的一种IO静电放电电路，其特征在于：所述第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一PMOS管、第二PMOS管和第三PMOS管的栅极、源极和漏极三极之间的电位差小于电源电压。
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