WO1991017602A1 - Delay circuit - Google Patents

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WO1991017602A1
WO1991017602A1 PCT/JP1991/000595 JP9100595W WO9117602A1 WO 1991017602 A1 WO1991017602 A1 WO 1991017602A1 JP 9100595 W JP9100595 W JP 9100595W WO 9117602 A1 WO9117602 A1 WO 9117602A1
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gate
type mosfet
delay
drain
power supply
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PCT/JP1991/000595
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English (en)
French (fr)
Inventor
Hiroshi Satoh
Masao Kaizuka
Original Assignee
Kabushiki Kaisha Toshiba
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    • H03K5/06—Shaping pulses by increasing duration; by decreasing duration by the use of delay lines or other analogue delay elements
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    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00078—Fixed delay
    • H03K2005/0013—Avoiding variations of delay due to power supply

Definitions

  • the present invention relates to a delay circuit using a MOS FET, and is particularly used for an analog circuit.
  • a delay circuit based on the analog method uses a delay due to LC (L is inductance, C is a capacitor) or CR (R is a resistor). ing .
  • L inductance
  • C capacitor
  • R resistor
  • Fig. 1 shows the principle diagram of a delay circuit with such a configuration. If this circuit has a variable delay function, the value of the capacitor C or the resistor R should be varied. In an integrated circuit in which the variable delay function is realized by MOSFET, the resistor R is configured by MOSFET. 11 and 12 indicate inverters, IN indicates an input signal, OUT indicates a delay output, and GND indicates ground.
  • FIG. 2 shows a delay circuit having such a configuration according to the prior art.
  • T 2 and T 2 are complementary MOSFETs (Complement dry Metal Oxide Semiconductor Field Effect Transistors) used as voltage-controlled resistors, and V p and V n are delay control inputs. It is.
  • variable delay circuit according to the above-described conventional technique is required.
  • N the N-type MOSFET (called N-type MOS transistor) T t and the P-type MOSFET (called P-type MOS transistor) T
  • the source and drain potentials of 2 change in response to changes in the input signal IN passing through those MOS transistors.
  • the potential of the gate, gate, and back gate fluctuates, and the resistance of the MOS transistor changes dynamically.
  • the delay control voltage V p and the parasitic capacitance between the channel and the gate of each of the MOS transistors T T and T 2 are reduced. And V, and the input signal IN causes interference. Therefore, the delay time is affected by the input signal.
  • the delay control voltage V D your good beauty V of the drive Lee emissions copy da small is Ku and such Kere MUST BE stomach Nsu.
  • an object of the present invention is to provide a variable delay circuit capable of obtaining a stable delay time with respect to interference between signals.
  • the present invention provides the gate with the first delay time system.
  • a first N-type MOSFET whose control voltage is supplied and the source is connected to the low potential power supply; and a second delay time control voltage is supplied to the gate and the source is connected to the high potential power supply.
  • a first P-type MOSFET connected to the gate; a second N-type MOSFET having an input signal supplied to the gate and a drain of the first N-type MOSFET connected to the source; And the drain are commonly connected to the gate and drain of the second N-type MOSFET, respectively, and the source is connected to the drain of the first P-type MOSFET.
  • One end is connected to the common connection point of the drain of the second P-type MOSFET connected to the second P-type MOSFET, and the other of the second N-type MOSFET and the second P-type MOSFET.
  • a capacitor connected to a power supply or a high-potential source.
  • the delay circuit is characterized in that a delayed output signal is extracted from the one end of the shifter.
  • the present invention is characterized in that a waveform shaping circuit is connected to one end of the capacitor, and the delayed output signal is waveform-shaped via the waveform shaping circuit. This is a delay circuit.
  • the delay time of the CM 0 S in ⁇ — evening is controlled.
  • the first N-type MOSFET and the first P-type MOSFET are connected between the source of the CM0S and the power supply.
  • the drain current of the resistor M0SFET is reduced by adjusting the control voltage and the second delay time control voltage, the driving capability of the CM0S inverter is reduced.
  • the CM0S inverter's output waveform becomes less dull, which increases the delay time of the CM0S inverter. .
  • the drain current of the MOSFET for resistance is increased, the driving capability of the CM0S inverter is increased, and as a result, the output waveform of the CM0S inverter is increased.
  • the delay in the CM0S evening becomes shorter.
  • the drain current of the M 0 SFET for the resistor can be obtained by changing the control voltage and the second delay time control voltage. Therefore, the delay time of the CMOS member can be adjusted.
  • the source of the resistance ffl MOSFET is connected to a power supply and has a fixed potential, so that it is not affected by disturbance.
  • the output is subjected to waveform shaping via a waveform shaping circuit and then to a delayed output. Take out. Note that the above resistor MOSFETs are compatible.
  • Figure 1 shows the principle diagram of the delay circuit.
  • FIG. 2 is a diagram illustrating a conventional voltage-controlled delay circuit
  • FIG. 3 is a diagram illustrating a delay circuit according to an embodiment of the present invention. Diagram showing roads,
  • FIG. 4 is a diagram showing a specific circuit of a waveform shaping CMOS inverter 12 in the delay circuit of FIG. 3, and
  • FIG. 5 is a diagram showing a modification of the delay circuit of FIG.
  • FIG. 3 is a circuit diagram of the embodiment, where the same reference numerals are used for parts corresponding to those of the conventional example. . ⁇ that will be shown rather, N-type MOS preparative run-g is te 2 1 supplies a delay time between the control voltage V n to the gate, Ru Connecting to the ground GND of the source. Ground GND is low power supply potential V. .
  • M 0 S-transistors 21 and 22 are CMOS transistors for this CMOS inverter—resistor MOS transistors that control the evening delay time.
  • the output terminal of the resistor circuit R is grounded via a capacitor C.
  • the output terminal of the resistance circuit R and the waveform output ffl The delayed output signal OUT is taken out via the CMOS inverter 12
  • the output of the input device is input to the CM0S inverter 12 for waveform shaping, the waveform is shaped, the rounding for the delay is removed, and the delay output 0 UT is taken out as UT
  • the sources of the M0S transistor 21 and 22 are connected to the power supply potential, respectively.
  • the source potential of this signal is not affected by the potential change of signal IN.
  • the transistors 21 and 22 are operated in the saturation region, the change in the drain current with respect to the change in the drain-source power
  • the driving power of the transistors 23 and 24 can be stably varied.
  • Fig. 4 is a specific circuit diagram of the CM0S inverter 12 for waveform shaping.
  • the CMOS inverter 12 is connected in series between the ground and the high-potential power supply Vdd.
  • the N-type MOS transistor 31 and the P-type MOS transistor 32 are provided.
  • the capacitor C is connected to the ground potential, but it may be connected to the high power supply potential V dd as shown in FIG.
  • the present invention not only can the interference between the input signal and the control signal of the CM0S inverter be suppressed, but also stable operation can be guaranteed even in the case of disturbance. This is useful, for example, for embedding in a circuit that involves a switching operation that is a source of noise.

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Description

明 細 書
遅 延 回 路
技術分野
本発明 は M O S F E T を用 い た遅延回路 に 関 し 、 特に ア ナ ロ グ回路に使用 さ れ る も の であ る 。
背景技術
一般に ア ナ ロ グ方式に よ る 遅延回路 は、 L C ( L は イ ン ダ ク タ ン ス 、 C は キ ャ パ シ 夕 ） 、 ま た は C R ( R は抵抗） に よ る 遅延を利用 し て い る 。 特 に集積回 路で は 、 イ ン ダ ク タ ン ス L の構成が困難な た め、 C R に よ る も の を用 い て い る 。
第 1 図 に そ の よ う な構成の遅延回路の原理図を示 す。 こ の 回路 に可変遅延機能を も たせ る 場合、 キ ャ パ シ タ C ま た は抵抗 R の値を可変 さ せ る 。 可変遅延機能 を M O S F E Tで実現 さ せた集積回路で は、 抵抗 R は M O S F E Tで構成 さ れてい る 。 1 1 , 1 2 は イ ン バ ー タ 、 I N は入力信号、 O U T は遅延出力、 G N D は 接地を示す。
第 2 図 に 、 従来技術に よ る そ の よ う な構成の遅延 回路を示す。 こ こ で 丁 ェ ， T 2 は電圧制御型抵抗 と し て用 い て い る 相補型 M O S F E T ( Complement dry Me t a 1 Oxide Sera i conductor Field Effect Trans i stor ) 、 V p , V n は遅延制御入力であ る 。
し か し なが ら 、 上記従来技術 に よ る 可変遅延回路 で は、 抵抗 と し て使用 し て い る N型 M O S F E T ( N 型 M O S ト ラ ン ジ ス タ と い う ） T t 、 P 型 M O S F E T ( P 型 M O S ト ラ ン ジ ス タ と い う ） T 2 の ソ ー ス電 位及び ド レ イ ン電位がそ れ ら M O S ト ラ ン ジ ス タ を通 過す る 入力信号 I N の変化に応 じ て変化す る 。 そ の結 杲、 ゲー ト 及びバ ッ ク ゲー ト 電位が変動 し 、 動的 に そ れ ら M O S ト ラ ン ジ ス タ の抵抗値が変化 し て し ま う 。
ま た入力信号 I N が通過す る 際に、 M O S ト ラ ン ジ ス 夕 T 丄 お よ び T 2 それぞれの チ ャ ネ ル と ゲー ト 間 の寄生容量に よ っ て遅延制御電圧 V p お よ び V それ ぞれ と 入力信号 I N と の 間で干渉が発生す る 。 そ の た め遅延時間が入力信号の影響を受けて し ま う 。 こ の影 響を除去す る た め に は、 遅延制御電圧 V D お よ び V の駆動イ ン ピー ダ ンス を小 さ く し な ければな ら な い。 し 力、 し駆動 ィ ン ピー ダ ン ス の小 さ な電圧源を得 る こ と は、 製造技術上困難が伴 う 。 一般に イ ン ピ ー ダ ン ス を 下 げ る た め に キ ャ パ シ タ を用 い る が、 集積回路 に 形成 し得 る キ ャ パ シ タ 容量の大 き さ に は限界があ り 、 そ の た め信号間の干渉を完全に 除去す る こ と は困難で あ る 発明の開示
そ こ で本発明の 目 的 は、 信号間の干渉に対 し安定 な遅延時間が得 ら れ る 遅延可変の遅延回路を提供す る こ と に あ る 。
すな わ ち 、 本発明 は、 ゲー ト に第 1 の遅延時間制 御電圧が供耠 さ れ ソ ー ス が低電位電源 に 接続 さ れた第 1 の N 型 M O S F E T と 、 ゲー ト に第 2 の遅延時間制 御電圧が供給 さ れ ソ 一 ス が高電位電源に接続 さ れた第 1 の P 型 M O S F E T と 、 ゲー ト に入力信号が供給 さ れ ソ ー ス に第 1 の N 型 M O S F E T の ド レ イ ン が接続 さ れた第 2 の N 型 M O S F E T と 、 ゲー ト お よ び ド レ ィ ン が前記第 2 の N 型 M O S F E T の ゲ一 ト お よ び ド レ イ ン に そ れぞれ共通接続 さ れ ソ ー ス が第 1 の P 型 M O S F E T の ド レ イ ン に接続 さ れた第 2 の P 型 M 0 S F E T と 、 前記第 2 の N型 M O S F E T 及び第 2 の P 型 M O S F E T の ド レ イ ン の共通接続点に一端が接続 さ れ他端が低電位電源ま た は高電位源に接続 さ れた キ ャ パ シ 夕 と 、 を具備 し 、 該キ ヤ ノ、。 シ タ の前記一端 よ り 遅延出力信号が取 り 出 さ れ る こ と を特徵 と す る 遅延回 路であ る 。 ま た本発明 は、 前記キ ヤ パ シ 夕 の 一端 に波 形整形回路が接続 さ れ、 前記遅延出力信号が該波形整 形回路を介 し て波形整形 さ れ る こ と を特徵 と す る 遅延 回路であ る 。
すな わ ち本発明で は、 C M 0 S イ ン < — 夕 （第 2 の N型 M O S F E T お よ び第 2 の P 型 M O S F E T か ら成 る ィ ン バ ー タ ） の遅延時間を制御す る た め の抵抗 用 M O S F E T (第 1 の N型 M O S F E T ぉ ょ び第 1 の P 型 M O S F E T ) 力《該 C M 0 S イ ン 夕 の ソ 一 ス と 電源 と の 間 に 介挿 さ れて い る 。 上記笫 1 の遅延時 問制御電圧お よ び第 2 の遅延時問制御電圧を調整 し て 上記抵抗用 M 0 S F E T の ド レ イ ン電流を減少 さ せ る と 、 上記 C M 0 S イ ン バ ー 夕 の駆動能力が低下 し 、 そ れに よ り 該 C M 0 S ィ ン ノくー タ の 出力波形の な ま り 力《 大 き く な り 、 該 C M 0 S イ ン バ ー 夕 の遅延時間が長 く な る 。 一方、 上記抵抗用 M O S F E T の ド レ イ ン電流 を増加 さ せ る と 、 上記 C M 0 S イ ンバ ー 夕 の駆動能力 が増大 し 、 そ れに よ り 該 C M 0 S ィ ンバ ー 夕 の 出力波 形の な ま り 力《小 さ く な り 、 該 C M 0 S イ ンバ ー 夕 の遅 延 問が短 く な る 。 こ の よ う に上記第 1 の遅延時 |Sj制 御 ¾圧お よ び第 2 の遅延時間制御電圧を変化 さ せ る こ と に'よ り 上記抵抗用 M 0 S F E T の ド レ イ ン電流を変 化 さ せ、 それに よ り 上記 C M O S ィ ン バー 夕 の遅延時 問を調整す る こ と がで き る 。 本発明では ま た、 上記抵 抗 ffl M O S F E T の ソ ー ス は、 電源に接続 さ れて電位 固定 と さ れて い る ので、 外乱の影響を受け な い。 な お、 上記遅延時問の調整の ため な さ れた 出力波形の な ま り を除去す る た め に、 該出力を波形整形回路を介 し て波 形整形 し た後遅延出力 と し て と り 出す。 な お、 上記抵 抗用 M O S F E T は 和 ¾ ' カイ ∑ 5。
図面の簡単な説明
筇 1 図 は、 遅延回路の原理図、
第 2 図 は、 従来の電圧制御型遅延回路を示す図、 第 3 図 は、 こ の発明 の一実施例 に し たが う 遅延回 路を示す図、
第 4 図 は、 第 3 図の遅延回路 に お け る 波形整形用 C M O S イ ンバ ー 夕 1 2 の具体的回路を示す図、 お よ び
第 5 図 は、 第 3 図の遅延回路の変形例を示す図、 であ る 。
発明 を実施す る た め の最良の形態
以下図面を参照 し て本発明 の一実施例を説明す る 第 3 図 は同実施例の 回路図であ る が、 こ こ で前記従来 例 と 対応す る 個所 に は同一符号を用 い る 。 図示 さ れ る 如 く 、 N型 M O S ト ラ ン ジ ス タ 2 1 の ゲー ト に 遅延時 間制御用電圧 V n を供給 し 、 ソ ー ス を接地 G N D に接 続す る 。 接地 G N D は低電源電位 V 。。と し て用 い て い る 。 ま た 、 P 型 M O S ト ラ ン ジ ス タ 2 2 の ゲ ー ト に 遅 延時間制御電圧 V n を供給 し 、 ソ ー ス を正 の高電源電 位 V ddな る 電源端子 2 5 に接続す る 。 N型 M O S ト ラ ン ジ ス タ 2 3 の ゲー ト に入力信号 I N を供耠 し 、 ソ ー ス を ト ラ ン ジ ス タ 2 1 の ド レ イ ン に接続す る 。 P 型 M O S ト ラ ン ジ ス タ 2 4 の ゲー ト を ト ラ ン ジ ス タ 2 3 の ゲー ト に共通接続 し 、 ド レ イ ン を ト ラ ン ジ ス タ 2 3 の ド レ イ ン に共通接続す る 。 上記接続 に よ り 、 C M O S ィ ンバ ー タ 構成の抵抗回路 R を形成す る 。 すな わ ち 上 記の構成では、 M 0 S ト ラ ン ジ ス タ 2 3 お よ び 2 4 に よ り C M 0 S イ ンバー タ カく構成 さ れて い る 。 ま た M 0 S ト ラ ン ジ ス タ 2 1 お よ び 2 2 は こ の C M O S イ ン バ — 夕 の遅延時間を制御す る 抵抗用 M O S ト ラ ン ジ ス タ で あ る 。 抵抗回路 R の 出力端 は、 キ ャ パ シ 夕 C を介 し て接地 さ れて い る 。 抵抗回路 R の 出力端力、 ら は ま た、 波形整形 ffl C M O S イ ン バ— タ 1 2 を介 し て遅延出力 信号 O U T が取 り 出 さ れ る
上記構成の遅延回路に おい て、 遅延時間を長 く し よ う と す る 場合に は、 制御用電圧 v n お よ び vp を そ れぞれ低下かつ上昇 さ せ、 それに よ り 、 M O S ト ラ ン ジ ス タ 2 2 を介 し てキ ャ パ シ タ C に流れ込む ド レ イ ン 電流お よ びキ ャ パ シ タ じ か ら M O S ト ラ ン ジ ス タ 2 1 を介''し て流れる ド レ イ ン電流を減少 さ せ、 そ れに よ り C M O S イ ンノく一 夕 2 6 の駆動能力を低下 さ せて そ の 出力波形の な ま り を大 き く す る 。 一方、 遅延時間を短 く し ょ う と す る 場合 に は、 制御用電圧 V n お よ び V p を それぞれ上昇かつ 低下 さ せ、 それに よ り M O S ト ラ ン ジ ス 夕 2 2 を介 し てキ ヤ パ シ タ C に流れ込む ド レ イ ン電流お よ びキ ャ パ シ 夕 C 力、 ら M O S ト ラ ン ジ ス タ 2 1 を介 し て流れ る ド レ イ ン電流を増大 さ せ、 そ れに よ り C M O S イ ン ノく 一 夕 2 6 の駆動能力 を増大 さ せて そ の 出力波形の な ま り を小 さ く す る 。 な お、 いずれの場 合 も 、 M 0 S ト ラ ン ジ ス タ 2 1 , 2 2 は 8 力 乍 ΐ 1L 3。
抵抗回路 R か ら の 出力すな わ ち C M O S ィ ン バ 一 — —
夕 2 6 力、 ら の 出力 は、 波形整形用 の C M 0 S イ ンバ ー タ 1 2 に入力 さ れ、 波形整形 さ れ、 上記遅延の た め の な ま り が除去 さ れ、 遅延出力 0 U T と し て と り だ さ れ る o
上記遅延回路 に お い て は、 M 0 S ト ラ ン ジ ス タ 2 1 , 2 2 の ソ ー スがそれぞれ電源電位に接続 さ れて い る た め 、 こ れ ら ト ラ ン ジ ス タ の ソ ー ス電位力《信号 I N の電位変化に よ る 干渉を受け な い。 更に ト ラ ン ジ ス タ 2 1 , 2 2 を飽和領域で動作 さ せて い る た め、 ド レ イ ン ー ソ ー ス 間電江-の変化に対す る ド レ イ ン電流の変化 が少な く 、 そ の た め ト ラ ン ジ ス タ 2 3 , 2 4 の駆動能 力を ""安定に可変す る こ と がで き る 。 ま た遅延制御信号 V n お よ び V n に対す る 入力信号 I N の干涉は、 M 0 S ト ラ ン ジ ス タ 21 の ゲー ト 一 ド レ イ ン 間容量お よ び M 0 S ト ラ ン ジ ス タ 2 2 の ゲー ト 一 レイン 間容量を そ れぞれ介す る も の と な る の で、 そ の度合 い は第 1 図の 従来回路 の場合 に比べて小 さ く な る 。 こ の 結果、 遅延 の た めの 回路動作が一層安定す る 。
第 4 図 は波形整形用 C M 0 S ィ ン バー タ 1 2 の具 体的な 回路図であ り 、 C M O S ィ ン バ一 夕 1 2 は接地 と 高電位電源 V ddと の 問 に 直列に接続 さ れた N型 M 0 S ト ラ ン ジ ス タ 3 1 と P 型 M O S ト ラ ン ジ ス タ 3 2 と 力、 ら な っ てい る 。
な お、 本発明 は上記実施例 に 限定 さ れ る も の で は な く 、 他の種々 の実施例が こ の発明の範囲を逸脱す る こ と な し に考え ら れ る も のであ る 。 例え ば、 上記実施 例で は キ ャ パ シ タ C は接地電位に接続 さ れてい る が、 第 5 図 に示す よ う に高電源電位 V d dに接続 さ れて も よ い o
産業上の利用 可能性
本発明 は、 入力信号 と C M 0 S イ ン バ ー 夕 の制御 用信号 と の干渉をお さ え る こ と がで き る の み な ら ず、 外乱に対 し て も 安定な動作が保証 さ れ る の で、 例えば ノ イ ズの発生源 と な る ス ィ ツ チ ン グ動作を伴 う よ う な 回路に組込むの に有用であ る 。

Claims

― y ― 請 求 の 範 囲
1. ゲー ト に第 1 の遅延時間制御電圧が供給 さ れ ソ ー ス が低電位電源 に接続 さ れた第 1 の N 型 M 0 S F E 丁 と 、 ゲー ト に第 2 の遅延時間制御電圧が供給 さ れ ソ ー ス が高電位電源 に接続 さ れた第 1 の P 型 M O S F E 丁 と 、 ゲー ト に入力信号が供給 さ れ ソ ー ス に第 1 の N 型 M O S F E T の ド レ イ ン が接続 さ れた第 2 の N 型 M 0 S F E T と 、 ゲー ト お よ び ド レ イ ン 力く前記第 2 の N 型 M O S F E T の ゲー 卜 お よ び ド レ イ ン に そ れぞれ共 通接続 さ れ ソ ー ス が第 1 の P 型 M O S F E T の ド レ イ ン に接続 さ れた第 2 の P 型 M O S F E T と 、 前記第 2 の N 型 M O S F E T 及 び第 2 の P 型 M O S F E T の ド レ イ ン の共通接続点に一端が接続 さ れ他端が低電位電 源 ま た は高電位源 に接続 さ れた キ ャ パ シ 夕 と 、 を具備 し 、 該キ ャ パ シ タ の前記一端 よ り 遲延 出力信号が取 り 出 さ れ る こ と を特徴 と す る 遅延回路。
2. 前記キ ャ パ シ タ の前記一端 に波形整形回路が接 続 さ れ、 前記遅延出力 信号が該波形整形回路を介 し て 波形整形 さ れ る こ と を特徴 と す る 請求の範囲第 1 項 に 記載の遅延回路。
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