JPH1115544A - 定電流回路 - Google Patents
定電流回路Info
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- JPH1115544A JPH1115544A JP9168213A JP16821397A JPH1115544A JP H1115544 A JPH1115544 A JP H1115544A JP 9168213 A JP9168213 A JP 9168213A JP 16821397 A JP16821397 A JP 16821397A JP H1115544 A JPH1115544 A JP H1115544A
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
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- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/245—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the temperature
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Abstract
(57)【要約】
【課題】 プロセスのばらつき等によってＦＥＴの閾値
がずれてしまった場合や、動作温度が変動した場合にお
いても、動作電流の変動を小さくする。 【解決手段】 プロセスのばらつき等によってＦＥＴ４
４の閾値が変動したり、動作温度の変化により、該ＦＥ
Ｔ４４のドレイン電流Ｉｄ１が減少した場合、抵抗４７
に流れる電流が減少し、ＦＥＴ４４のドレイン電圧が増
加し、該ゲート・ソース間電圧が増加するので、ドレイ
ン電流Ｉｄ１が増加する。逆に、ＦＥＴ４４のドレイン
電流Ｉｄ１が増加した場合、抵抗４７に流れる電流が増
加し、ＦＥＴ４４のゲート電圧が減少し、ゲート・ソー
ス間電圧が減少するので、ドレイン電流Ｉｄ１が減少す
る。
がずれてしまった場合や、動作温度が変動した場合にお
いても、動作電流の変動を小さくする。 【解決手段】 プロセスのばらつき等によってＦＥＴ４
４の閾値が変動したり、動作温度の変化により、該ＦＥ
Ｔ４４のドレイン電流Ｉｄ１が減少した場合、抵抗４７
に流れる電流が減少し、ＦＥＴ４４のドレイン電圧が増
加し、該ゲート・ソース間電圧が増加するので、ドレイ
ン電流Ｉｄ１が増加する。逆に、ＦＥＴ４４のドレイン
電流Ｉｄ１が増加した場合、抵抗４７に流れる電流が増
加し、ＦＥＴ４４のゲート電圧が減少し、ゲート・ソー
ス間電圧が減少するので、ドレイン電流Ｉｄ１が減少す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタ（以下、「ＦＥＴ」という）によって構成される定
電流回路、特にプロセスのばらつき等によってＦＥＴの
閾値がずれてしまった場合や、動作温度が変動した場合
等においても、動作電流の変動等を抑制できる定電流回
路に関するものである。
スタ（以下、「ＦＥＴ」という）によって構成される定
電流回路、特にプロセスのばらつき等によってＦＥＴの
閾値がずれてしまった場合や、動作温度が変動した場合
等においても、動作電流の変動等を抑制できる定電流回
路に関するものである。
【０００２】
【従来の技術】従来、この種の定電流回路に関する技術
としては、次のような文献に記載されるものがあり、以
下、この構成を図に従って説明する。 文献：テクニカル ダイジェスト オブ アイ・イー・
イー・イー ガリウム・ヒ素 アイシイ シンポジウム
（Technical Digest of IEEE GaAs ICSymposium）(199
4)(米) Shen Feng,Josef Sauerer,Dieter Seitzer,“Im
plementation of GaAs E/D HEMT Analog Components fo
r Oversampling Analog /Digital Conversion ”P.228-
231 図３は、前記文献に記載された従来の定電流回路を用い
た差動増幅回路の一構成例を示す回路図である。この差
動増幅回路は、入力電圧Ｖｉ１を入力する正相信号入力
端子１、入力電圧Ｖｉ２を入力する逆相信号入力端子
２、出力バイアス電圧Ｖｏ１を出力する正相信号出力端
子３、出力バイアス電圧Ｖｏ２を出力する逆相信号出力
端子４、及び電源電圧ＶＤが印加される電源端子５を有
し、その入力端子１，２にそれぞれＦＥＴ１１，１２の
ゲートが接続されている。ＦＥＴ１１のドレインは、出
力端子４に接続されると共に、負荷抵抗１３を介して電
源端子５に接続されている。ＦＥＴ１２のドレインは、
出力端子３に接続されると共に、負荷抵抗１４を介して
電源端子５に接続されている。ＦＥＴ１１及び１２のソ
ースは、定電流回路を構成するＦＥＴ１５のドレインに
共通に接続され、このＦＥＴ１５のソース及びゲートが
グランドＧに共通に接続されている。
としては、次のような文献に記載されるものがあり、以
下、この構成を図に従って説明する。 文献：テクニカル ダイジェスト オブ アイ・イー・
イー・イー ガリウム・ヒ素 アイシイ シンポジウム
（Technical Digest of IEEE GaAs ICSymposium）(199
4)(米) Shen Feng,Josef Sauerer,Dieter Seitzer,“Im
plementation of GaAs E/D HEMT Analog Components fo
r Oversampling Analog /Digital Conversion ”P.228-
231 図３は、前記文献に記載された従来の定電流回路を用い
た差動増幅回路の一構成例を示す回路図である。この差
動増幅回路は、入力電圧Ｖｉ１を入力する正相信号入力
端子１、入力電圧Ｖｉ２を入力する逆相信号入力端子
２、出力バイアス電圧Ｖｏ１を出力する正相信号出力端
子３、出力バイアス電圧Ｖｏ２を出力する逆相信号出力
端子４、及び電源電圧ＶＤが印加される電源端子５を有
し、その入力端子１，２にそれぞれＦＥＴ１１，１２の
ゲートが接続されている。ＦＥＴ１１のドレインは、出
力端子４に接続されると共に、負荷抵抗１３を介して電
源端子５に接続されている。ＦＥＴ１２のドレインは、
出力端子３に接続されると共に、負荷抵抗１４を介して
電源端子５に接続されている。ＦＥＴ１１及び１２のソ
ースは、定電流回路を構成するＦＥＴ１５のドレインに
共通に接続され、このＦＥＴ１５のソース及びゲートが
グランドＧに共通に接続されている。
【０００３】この差動増幅回路では、入力端子１，２に
入力された入力電圧Ｖｉ１，Ｖｉ２によってＦＥＴ１
１，１２がオン、オフ動作し、定電流回路を構成するＦ
ＥＴ１５のドレイン電流ｉが、ＦＥＴ１１，１２のソー
スから引込まれ、入力電圧Ｖｉ１，Ｖｉ２の差に応じた
出力バイアス電圧Ｖｏ１，Ｖｏ２が出力端子３，４から
出力される。出力端子３，４から出力される出力バイア
ス電圧Ｖｏ１及びＶｏ２は、定電流回路であるＦＥＴ１
５のドレイン電流ｉがＦＥＴ１１及び１２に同等に流れ
た状態なので、負荷抵抗１３，１４の抵抗値をｒとする
と、Ｖｏ１＝Ｖｏ２＝ＶＤ−（ｉ・ｒ）／２となる。ま
た、出力端子３，４の最大出力振幅はｒ・ｉとなる。
入力された入力電圧Ｖｉ１，Ｖｉ２によってＦＥＴ１
１，１２がオン、オフ動作し、定電流回路を構成するＦ
ＥＴ１５のドレイン電流ｉが、ＦＥＴ１１，１２のソー
スから引込まれ、入力電圧Ｖｉ１，Ｖｉ２の差に応じた
出力バイアス電圧Ｖｏ１，Ｖｏ２が出力端子３，４から
出力される。出力端子３，４から出力される出力バイア
ス電圧Ｖｏ１及びＶｏ２は、定電流回路であるＦＥＴ１
５のドレイン電流ｉがＦＥＴ１１及び１２に同等に流れ
た状態なので、負荷抵抗１３，１４の抵抗値をｒとする
と、Ｖｏ１＝Ｖｏ２＝ＶＤ−（ｉ・ｒ）／２となる。ま
た、出力端子３，４の最大出力振幅はｒ・ｉとなる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記構
成の差動増幅回路に使用した従来の定電流回路では、次
の（１）〜（４）のような課題があった。 （１） 従来の定電流回路では、プロセスのばらつき等
によってＦＥＴ１５の閾値ずれが生じた場合、該ＦＥＴ
１５に流れる電流ｉが設計値に対してずれてしまい、こ
の電流ｉの変化分だけ差動増幅回路の出力バイアスずれ
が生じ、回路の特性が劣化してしまう。 （２） 従来の定電流回路では、プロセスのばらつき等
によってＦＥＴ１５の閾値ずれが生じた場合、該ＦＥＴ
１５に流れる電流ｉが設計値に対してずれてしまい、こ
の電流ｉの変化分だけ差動増幅回路の最大出力振幅が変
化してしまう。 （３） 従来の定電流回路では、動作温度が変化した場
合、定電流回路を構成するＦＥＴ１５のドレイン電流ｉ
が変化してしまうため、この電流ｉの変化分だけ差動増
幅回路の出力バイアスずれが生じ、回路の特性が劣化し
てしまう。 （４） 従来の定電流回路では、動作温度が変化した場
合、定電流回路を構成するＦＥＴ１５のドレイン電流ｉ
が変化してしまうため、この電流ｉの変化分だけ差動増
幅回路の最大出力振幅が変化してしまう。 本発明は、前記従来技術が持っていた課題を解決し、プ
ロセスのばらつき等によってＦＥＴの閾値がずれてしま
った場合や、動作温度が変動した場合等においても、動
作電流の変動等の小さい定電流回路を提供することを目
的とする。
成の差動増幅回路に使用した従来の定電流回路では、次
の（１）〜（４）のような課題があった。 （１） 従来の定電流回路では、プロセスのばらつき等
によってＦＥＴ１５の閾値ずれが生じた場合、該ＦＥＴ
１５に流れる電流ｉが設計値に対してずれてしまい、こ
の電流ｉの変化分だけ差動増幅回路の出力バイアスずれ
が生じ、回路の特性が劣化してしまう。 （２） 従来の定電流回路では、プロセスのばらつき等
によってＦＥＴ１５の閾値ずれが生じた場合、該ＦＥＴ
１５に流れる電流ｉが設計値に対してずれてしまい、こ
の電流ｉの変化分だけ差動増幅回路の最大出力振幅が変
化してしまう。 （３） 従来の定電流回路では、動作温度が変化した場
合、定電流回路を構成するＦＥＴ１５のドレイン電流ｉ
が変化してしまうため、この電流ｉの変化分だけ差動増
幅回路の出力バイアスずれが生じ、回路の特性が劣化し
てしまう。 （４） 従来の定電流回路では、動作温度が変化した場
合、定電流回路を構成するＦＥＴ１５のドレイン電流ｉ
が変化してしまうため、この電流ｉの変化分だけ差動増
幅回路の最大出力振幅が変化してしまう。 本発明は、前記従来技術が持っていた課題を解決し、プ
ロセスのばらつき等によってＦＥＴの閾値がずれてしま
った場合や、動作温度が変動した場合等においても、動
作電流の変動等の小さい定電流回路を提供することを目
的とする。
【０００５】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの請求項１に係る発明では、定電流回
路において、ドレインが外部負荷接続端子に接続された
第１のＦＥＴと、前記第１のＦＥＴのソースと第１の電
源端子との間に接続された第１の抵抗と、ドレインが前
記第１のＦＥＴのゲートに接続され、ソース及びゲート
が前記第１の電源端子に接続された第２のＦＥＴと、前
記第２のＦＥＴのドレインと第２の電源端子との間に接
続された第２の抵抗とを備えている。このような構成を
採用したことにより、プロセスのばらつき等による第１
のＦＥＴの閾値ずれ、あるいは動作温度の変化等によ
り、この第１のＦＥＴのドレイン電流が減少した場合に
は、第２の抵抗に流れる電流が減少し、第１のＦＥＴの
ゲート・ソース間電圧が増加し、該第１のＦＥＴを流れ
るドレイン電流が増加する。逆に、第１のＦＥＴのドレ
イン電流が増加した場合には、第２の抵抗を流れる電流
が増加し、該第１のＦＥＴのゲート・ソース間電圧が減
少してドレイン電流が減少する。
に、本発明のうちの請求項１に係る発明では、定電流回
路において、ドレインが外部負荷接続端子に接続された
第１のＦＥＴと、前記第１のＦＥＴのソースと第１の電
源端子との間に接続された第１の抵抗と、ドレインが前
記第１のＦＥＴのゲートに接続され、ソース及びゲート
が前記第１の電源端子に接続された第２のＦＥＴと、前
記第２のＦＥＴのドレインと第２の電源端子との間に接
続された第２の抵抗とを備えている。このような構成を
採用したことにより、プロセスのばらつき等による第１
のＦＥＴの閾値ずれ、あるいは動作温度の変化等によ
り、この第１のＦＥＴのドレイン電流が減少した場合に
は、第２の抵抗に流れる電流が減少し、第１のＦＥＴの
ゲート・ソース間電圧が増加し、該第１のＦＥＴを流れ
るドレイン電流が増加する。逆に、第１のＦＥＴのドレ
イン電流が増加した場合には、第２の抵抗を流れる電流
が増加し、該第１のＦＥＴのゲート・ソース間電圧が減
少してドレイン電流が減少する。
【０００６】請求項２に係る発明では、定電流回路にお
いて、ドレインが外部負荷接続端子に接続された第１の
ＦＥＴと、前記第１のＦＥＴのソースと第１の電源端子
との間に接続された第１の抵抗と、各ソース及びゲート
が共通に接続され、前記第１の電源端子にそれぞれ直列
に接続された第２〜第Ｎ（但し、Ｎは３以上の整数）の
ＦＥＴと、前記第ＮのＦＥＴのドレインと第２の電源端
子との間に接続された第２の抵抗とを備え、前記第２〜
第ＮのＦＥＴのうちのいずれかのトランジスタのドレイ
ンを前記第１のＦＥＴのゲートに接続している。請求項
３に係る発明では、請求項２の定電流回路において、前
記第２〜第ＮのＦＥＴの各ドレイン・ソース間電圧を、
最小飽和電圧以上かつドレイン・ソース間耐圧以下に設
定し、さらに前記第２の電源端子の電圧値が該定電流回
路を含む電子回路全体の電源電圧値と等しくなるように
前記Ｎの値を設定している。このような構成を採用した
ことにより、プロセスのばらつき等による第１のＦＥＴ
の閾値ずれ、あるいは動作温度の変化等により、この第
１のＦＥＴのドレイン電流が減少したときには、第２の
抵抗に流れる電流が減少し、該第１のＦＥＴのゲート・
ソース間電圧が増加してドレイン電流が増加する。逆
に、第１のＦＥＴのドレイン電流が増加した場合には、
第２の抵抗に流れる電流が増加し、該第１のＦＥＴのゲ
ート・ソース間電圧が減少してドレイン電流が減少す
る。
いて、ドレインが外部負荷接続端子に接続された第１の
ＦＥＴと、前記第１のＦＥＴのソースと第１の電源端子
との間に接続された第１の抵抗と、各ソース及びゲート
が共通に接続され、前記第１の電源端子にそれぞれ直列
に接続された第２〜第Ｎ（但し、Ｎは３以上の整数）の
ＦＥＴと、前記第ＮのＦＥＴのドレインと第２の電源端
子との間に接続された第２の抵抗とを備え、前記第２〜
第ＮのＦＥＴのうちのいずれかのトランジスタのドレイ
ンを前記第１のＦＥＴのゲートに接続している。請求項
３に係る発明では、請求項２の定電流回路において、前
記第２〜第ＮのＦＥＴの各ドレイン・ソース間電圧を、
最小飽和電圧以上かつドレイン・ソース間耐圧以下に設
定し、さらに前記第２の電源端子の電圧値が該定電流回
路を含む電子回路全体の電源電圧値と等しくなるように
前記Ｎの値を設定している。このような構成を採用した
ことにより、プロセスのばらつき等による第１のＦＥＴ
の閾値ずれ、あるいは動作温度の変化等により、この第
１のＦＥＴのドレイン電流が減少したときには、第２の
抵抗に流れる電流が減少し、該第１のＦＥＴのゲート・
ソース間電圧が増加してドレイン電流が増加する。逆
に、第１のＦＥＴのドレイン電流が増加した場合には、
第２の抵抗に流れる電流が増加し、該第１のＦＥＴのゲ
ート・ソース間電圧が減少してドレイン電流が減少す
る。
【０００７】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態の定電流回路を用いた
差動増幅回路を示す概略の構成図である。以下、この図
１を参照しつつ、本発明の第１の実施形態の（Ａ）構
成、（Ｂ）動作、及び（Ｃ）効果を説明する。なお、図
１は、この第１の実施形態が理解できる程度に概略的に
示してあるに過ぎず、従って本発明を図１の構成例に限
定するものではない。
差動増幅回路を示す概略の構成図である。以下、この図
１を参照しつつ、本発明の第１の実施形態の（Ａ）構
成、（Ｂ）動作、及び（Ｃ）効果を説明する。なお、図
１は、この第１の実施形態が理解できる程度に概略的に
示してあるに過ぎず、従って本発明を図１の構成例に限
定するものではない。
【０００８】（Ａ） 構成 図１に示す差動増幅回路は、入力電圧Ｖｉ１，Ｖｉ２の
差に応じた出力バイアス電圧Ｖｏ１，Ｖｏ２を出力する
差動回路２０と、この差動回路２０から定電流のドレイ
ン電流Ｉｄ１を引込む定電流回路４０とで、構成されて
いる。差動回路２０は、入力電圧Ｖｉ１を入力する正相
信号入力端子２１、入力電圧Ｖｉ２を入力する逆相信号
入力端子２２、出力バイアス電圧Ｖｏ１を出力する正相
信号出力端子２３、出力バイアス電圧Ｖｏ２を出力する
逆相信号出力端子２４、電源電圧ＶＤ１が印加される電
源端子２５、及び電流源接続端子２６を有し、その入力
端子２１，２２にＦＥＴ２７，２８のゲートがそれぞれ
接続されている。ＦＥＴ２７のドレインは、出力端子２
４に接続されると共に、負荷抵抗２９を介して電源端子
２５に接続されている。ＦＥＴ２８のドレインは、出力
端子２３に接続されると共に、負荷抵抗３０を介して電
源端子２５に接続されている。ＦＥＴ２７及び２８のソ
ースは、電流源接続端子２６に共通に接続されている。
定電流回路４０は、電流源接続端子２６に接続された外
部負荷接続端子４１、例えばグランドＧに接続された第
１の電源端子４２、及び例えば電源電圧ＶＤ２が印加さ
れる第２の電源端子４３を有し、その外部負荷接続端子
４１に第１のＦＥＴ４４のドレインが接続されている。
ＦＥＴ４４のソースは、第１の抵抗４５を介して電源端
子４２に接続されている。ＦＥＴ４４のゲートには、ド
レイン電流Ｉｄ２が流れる第２のＦＥＴ４６のドレイン
が接続され、このソース及びゲートが電源端子４２に共
通に接続されている。ＦＥＴ４６のドレインは、第２の
抵抗４７を介して電源端子４３に接続されている。
差に応じた出力バイアス電圧Ｖｏ１，Ｖｏ２を出力する
差動回路２０と、この差動回路２０から定電流のドレイ
ン電流Ｉｄ１を引込む定電流回路４０とで、構成されて
いる。差動回路２０は、入力電圧Ｖｉ１を入力する正相
信号入力端子２１、入力電圧Ｖｉ２を入力する逆相信号
入力端子２２、出力バイアス電圧Ｖｏ１を出力する正相
信号出力端子２３、出力バイアス電圧Ｖｏ２を出力する
逆相信号出力端子２４、電源電圧ＶＤ１が印加される電
源端子２５、及び電流源接続端子２６を有し、その入力
端子２１，２２にＦＥＴ２７，２８のゲートがそれぞれ
接続されている。ＦＥＴ２７のドレインは、出力端子２
４に接続されると共に、負荷抵抗２９を介して電源端子
２５に接続されている。ＦＥＴ２８のドレインは、出力
端子２３に接続されると共に、負荷抵抗３０を介して電
源端子２５に接続されている。ＦＥＴ２７及び２８のソ
ースは、電流源接続端子２６に共通に接続されている。
定電流回路４０は、電流源接続端子２６に接続された外
部負荷接続端子４１、例えばグランドＧに接続された第
１の電源端子４２、及び例えば電源電圧ＶＤ２が印加さ
れる第２の電源端子４３を有し、その外部負荷接続端子
４１に第１のＦＥＴ４４のドレインが接続されている。
ＦＥＴ４４のソースは、第１の抵抗４５を介して電源端
子４２に接続されている。ＦＥＴ４４のゲートには、ド
レイン電流Ｉｄ２が流れる第２のＦＥＴ４６のドレイン
が接続され、このソース及びゲートが電源端子４２に共
通に接続されている。ＦＥＴ４６のドレインは、第２の
抵抗４７を介して電源端子４３に接続されている。
【０００９】（Ｂ） 動作 図１の差動増幅回路において、入力端子２１，２２に入
力電圧Ｖｉ１，Ｖｉ２がそれぞれ入力されると、ＦＥＴ
２７，２８がオン、オフ動作する。すると、ＦＥＴ４４
のドレイン電流Ｉｄ１が、ＦＥＴ２７及び２８のソース
から引込まれ、入力電圧Ｖｉ１，Ｖｉ２の差に応じた出
力バイアス電圧Ｖｏ１，Ｖｏ２が出力端子２３，２４か
ら出力される。出力端子２３，２４から出力される出力
バイアス電圧Ｖｏ１及びＶｏ２は、ＦＥＴ４４のドレイ
ン電流Ｉｄ１がＦＥＴ２７及び２８に同等に流れた状態
なので、負荷抵抗２９及び３０の抵抗値をｒとすると、
Ｖｏ１＝Ｖｏ２＝ＶＤ１−（Ｉｄ１・ｒ）／２となる。
また、出力端子２３，２４の最大出力振幅はｒ・Ｉｄ１
となる。
力電圧Ｖｉ１，Ｖｉ２がそれぞれ入力されると、ＦＥＴ
２７，２８がオン、オフ動作する。すると、ＦＥＴ４４
のドレイン電流Ｉｄ１が、ＦＥＴ２７及び２８のソース
から引込まれ、入力電圧Ｖｉ１，Ｖｉ２の差に応じた出
力バイアス電圧Ｖｏ１，Ｖｏ２が出力端子２３，２４か
ら出力される。出力端子２３，２４から出力される出力
バイアス電圧Ｖｏ１及びＶｏ２は、ＦＥＴ４４のドレイ
ン電流Ｉｄ１がＦＥＴ２７及び２８に同等に流れた状態
なので、負荷抵抗２９及び３０の抵抗値をｒとすると、
Ｖｏ１＝Ｖｏ２＝ＶＤ１−（Ｉｄ１・ｒ）／２となる。
また、出力端子２３，２４の最大出力振幅はｒ・Ｉｄ１
となる。
【００１０】次に、定電流回路４０の動作を説明する。
定電流回路４０では、プロセス等のばらつきによって閾
値が変動し、ＦＥＴ４４のドレイン電流Ｉｄ１が減少し
た場合、抵抗４７に流れる電流が減少し、この抵抗４７
とＦＥＴ４６のドレインの接続部の電圧が増加し、ＦＥ
Ｔ４４のゲート・ソース間電圧が増加するので、該ＦＥ
Ｔ４４のドレイン電流Ｉｄ１が増加する。逆に、ＦＥＴ
４４のドレイン電流Ｉｄ１が増加した場合、抵抗４７に
流れる電流が増加し、この抵抗４７とＦＥＴ４６のドレ
インの接続部の電圧が減少し、ＦＥＴ４４のゲート・ソ
ース間電圧が減少するので、該ＦＥＴ４４のドレイン電
流Ｉｄ１が減少する。一般にＦＥＴのドレイン電流Ｉｄ
は、該ＦＥＴの相互コンダクタンスをｇｍとし、ドレイ
ンコンダクタンスをｇｄとし、閾値電圧をＶｔとし、ド
レイン電圧をＶｄとし、ゲート電圧をＶｇとし、ソース
電圧をＶｓとすると、Ｉｄ＝ｇｍ（Ｖｇ−Ｖｓ−Ｖｔ）
＋ｇｄ（Ｖｄ−Ｖｓ）で表すことができる。これより、
ＦＥＴ４４のゲート幅をＷｇ１とし、ＦＥＴ４６のゲー
ト幅をＷｇ２とし、ＦＥＴ４４及び４６の単位ゲート幅
当りの相互コンダクタンス及びドレインコンダクタンス
をそれぞれｇｍ及びｇｄとし、ＦＥＴ４４及び４６の閾
値をＶｔとし、抵抗４５の抵抗値をｒ１とし、抵抗４７
の抵抗値をｒ２とし、端子４１の電圧をＶｄ１とし、Ｆ
ＥＴ４４のゲートの電圧をＶｇとすると、ＦＥＴ４４の
ドレイン電流Ｉｄ１は、 Ｉｄ１＝ｇｍ・Ｗ１・（Ｖｇ-ｒ１・Ｉｄ１- Ｖｔ） ＋ｇｄ・Ｗ１・（Ｖｄ１- ｒ１・Ｉｄ１） ・・・（１） Ｉｄ２＝ｇｍ・Ｗ２・（-Ｖｔ） ＋ｇｄ・Ｗ１・（ＶＤ２-ｒ２・Ｉｄ２） ・・・（２） Ｖｇ＝ＶＤ２-ｒ２・Ｉｄ２ ・・・（３） （１）式、（２）式を整理すると、
定電流回路４０では、プロセス等のばらつきによって閾
値が変動し、ＦＥＴ４４のドレイン電流Ｉｄ１が減少し
た場合、抵抗４７に流れる電流が減少し、この抵抗４７
とＦＥＴ４６のドレインの接続部の電圧が増加し、ＦＥ
Ｔ４４のゲート・ソース間電圧が増加するので、該ＦＥ
Ｔ４４のドレイン電流Ｉｄ１が増加する。逆に、ＦＥＴ
４４のドレイン電流Ｉｄ１が増加した場合、抵抗４７に
流れる電流が増加し、この抵抗４７とＦＥＴ４６のドレ
インの接続部の電圧が減少し、ＦＥＴ４４のゲート・ソ
ース間電圧が減少するので、該ＦＥＴ４４のドレイン電
流Ｉｄ１が減少する。一般にＦＥＴのドレイン電流Ｉｄ
は、該ＦＥＴの相互コンダクタンスをｇｍとし、ドレイ
ンコンダクタンスをｇｄとし、閾値電圧をＶｔとし、ド
レイン電圧をＶｄとし、ゲート電圧をＶｇとし、ソース
電圧をＶｓとすると、Ｉｄ＝ｇｍ（Ｖｇ−Ｖｓ−Ｖｔ）
＋ｇｄ（Ｖｄ−Ｖｓ）で表すことができる。これより、
ＦＥＴ４４のゲート幅をＷｇ１とし、ＦＥＴ４６のゲー
ト幅をＷｇ２とし、ＦＥＴ４４及び４６の単位ゲート幅
当りの相互コンダクタンス及びドレインコンダクタンス
をそれぞれｇｍ及びｇｄとし、ＦＥＴ４４及び４６の閾
値をＶｔとし、抵抗４５の抵抗値をｒ１とし、抵抗４７
の抵抗値をｒ２とし、端子４１の電圧をＶｄ１とし、Ｆ
ＥＴ４４のゲートの電圧をＶｇとすると、ＦＥＴ４４の
ドレイン電流Ｉｄ１は、 Ｉｄ１＝ｇｍ・Ｗ１・（Ｖｇ-ｒ１・Ｉｄ１- Ｖｔ） ＋ｇｄ・Ｗ１・（Ｖｄ１- ｒ１・Ｉｄ１） ・・・（１） Ｉｄ２＝ｇｍ・Ｗ２・（-Ｖｔ） ＋ｇｄ・Ｗ１・（ＶＤ２-ｒ２・Ｉｄ２） ・・・（２） Ｖｇ＝ＶＤ２-ｒ２・Ｉｄ２ ・・・（３） （１）式、（２）式を整理すると、
【数１】 （３）式、（５）式より、
【数２】 （４）式、（６）式より、
【数３】 （７）式をＶｔで微分すると、
【数４】 となり、ｄＩｄ１／ｄＶｔ＝０の時、即ち、ｒ２＝１／
｛Ｗ２・（ｇｍ−ｇｄ）｝の時、Ｉｄ１は閾値Ｖｔに依
存しなくなる。また、電源電圧ＶＤ２の値は、ＶＤ２＝
Ｖｇ＋ｒ２・Ｉｄ２となる。ここで、ＶｇはＦＥＴ４６
のドレイン・ソース間電圧なので、（ＦＥＴ４６の最小
飽和電圧≦Ｖｇ≦ＦＥＴ４６のドレイン・ソース間耐
圧）を満すように設定しなければならない。また、抵抗
値ｒ１は、ｒ１・Ｉｄ１＝Ｖｇとなるように設定すれ
ば、従来の定電流回路と同等の電流が得られる。
｛Ｗ２・（ｇｍ−ｇｄ）｝の時、Ｉｄ１は閾値Ｖｔに依
存しなくなる。また、電源電圧ＶＤ２の値は、ＶＤ２＝
Ｖｇ＋ｒ２・Ｉｄ２となる。ここで、ＶｇはＦＥＴ４６
のドレイン・ソース間電圧なので、（ＦＥＴ４６の最小
飽和電圧≦Ｖｇ≦ＦＥＴ４６のドレイン・ソース間耐
圧）を満すように設定しなければならない。また、抵抗
値ｒ１は、ｒ１・Ｉｄ１＝Ｖｇとなるように設定すれ
ば、従来の定電流回路と同等の電流が得られる。
【００１１】（Ｃ） 効果 この第１の実施形態によれば、次の（ｉ）〜（iv）のよ
うな効果が期待できる。 （ｉ） 定電流回路４０は、プロセスのばらつき等によ
ってＦＥＴ４４の閾値ずれにより、ドレイン電流Ｉｄ１
が減少したときには、該ＦＥＴ４４のゲート・ソース間
電圧が増加し、ドレイン電流Ｉｄ１を増加させる方向に
作用し、逆に、ドレイン電流Ｉｄ１が増加したときに
は、ゲート・ソース間電圧が減少して該ドレイン電流Ｉ
ｄ１を減少させる方向に作用する。この結果、定電流回
路４０に流れるドレイン電流Ｉｄ１の変動を抑えること
ができ、差動増幅回路の出力バイアスずれを抑制でき
る。 （ii） 前記（ｉ）と同様に、差動増幅回路の最大出力
振幅の変動も抑制できる。 (iii） 閾値変動と同様に、動作温度の変化によってド
レイン電流Ｉｄ１が減少したときには、ＦＥＴ４４のゲ
ート・ソース間電圧が増加して該ドレイン電流Ｉｄ１を
増加させる方向に作用し、逆に、ドレイン電流Ｉｄ１が
増加したときには、ＦＥＴ４４のゲート・ソース間電圧
が減少して該ドレイン電流Ｉｄ１を減少させる方向に作
用する。この結果、定電流回路４０に流れるドレイン電
流Ｉｄ１の変動を抑えることができ、差動増幅回路の出
力バイアスずれを抑制できる。 （iv） 前記(iii）と同様に、差動増幅回路の最大出力
振幅の変動も抑制できる。
うな効果が期待できる。 （ｉ） 定電流回路４０は、プロセスのばらつき等によ
ってＦＥＴ４４の閾値ずれにより、ドレイン電流Ｉｄ１
が減少したときには、該ＦＥＴ４４のゲート・ソース間
電圧が増加し、ドレイン電流Ｉｄ１を増加させる方向に
作用し、逆に、ドレイン電流Ｉｄ１が増加したときに
は、ゲート・ソース間電圧が減少して該ドレイン電流Ｉ
ｄ１を減少させる方向に作用する。この結果、定電流回
路４０に流れるドレイン電流Ｉｄ１の変動を抑えること
ができ、差動増幅回路の出力バイアスずれを抑制でき
る。 （ii） 前記（ｉ）と同様に、差動増幅回路の最大出力
振幅の変動も抑制できる。 (iii） 閾値変動と同様に、動作温度の変化によってド
レイン電流Ｉｄ１が減少したときには、ＦＥＴ４４のゲ
ート・ソース間電圧が増加して該ドレイン電流Ｉｄ１を
増加させる方向に作用し、逆に、ドレイン電流Ｉｄ１が
増加したときには、ＦＥＴ４４のゲート・ソース間電圧
が減少して該ドレイン電流Ｉｄ１を減少させる方向に作
用する。この結果、定電流回路４０に流れるドレイン電
流Ｉｄ１の変動を抑えることができ、差動増幅回路の出
力バイアスずれを抑制できる。 （iv） 前記(iii）と同様に、差動増幅回路の最大出力
振幅の変動も抑制できる。
【００１２】第２の実施形態 図２は、本発明の第２の実施形態の定電流回路を用いた
差動増幅回路を示す概略の回路図であり、第１の実施形
態を示す図１中の要素と共通の要素には共通の符号が付
されている。以下、図２を参照しつつ、本発明の第２の
実施形態の（Ａ）構成、（Ｂ）動作、及び（Ｃ）効果を
説明する。なお、図２は、この第２の実施形態が理解で
きる程度に概略的に示してあるに過ぎず、従って本発明
を図２の構成例に限定するものではない。
差動増幅回路を示す概略の回路図であり、第１の実施形
態を示す図１中の要素と共通の要素には共通の符号が付
されている。以下、図２を参照しつつ、本発明の第２の
実施形態の（Ａ）構成、（Ｂ）動作、及び（Ｃ）効果を
説明する。なお、図２は、この第２の実施形態が理解で
きる程度に概略的に示してあるに過ぎず、従って本発明
を図２の構成例に限定するものではない。
【００１３】（Ａ） 構成 図２の差動増幅回路は、図１と同様の差動回路２０と、
図１と異なる構成の定電流回路４０Ａとで構成されてい
る。定電流回路４０Ａは、図１と同様の電流源接続端子
２６に接続された外部負荷接続端子４１、グランドＧに
接続された第１の電源端子４２、及び第２の電源端子４
３を有している。電源端子４３は、図１と異なり電源端
子２５に接続されて電源電圧ＶＤ１が印加されるように
なっている。外部負荷接続端子４１には、ドレイン電流
Ｉｄ１を流す第１のＦＥＴ４４Ａのドレインが接続さ
れ、このソースが第１の抵抗４５を介して電源端子４２
に接続されている。ＦＥＴ４４Ａのゲートには、ドレイ
ン電流Ｉｄ２を流す第２のＦＥＴ４６1 のドレインが接
続され、このソース及びゲートが電源端子４２に共通に
接続されている。ＦＥＴ４６1 のドレインには、第２の
ＦＥＴ４６2 〜第ＮのＦＥＴ４６N が直列に接続され、
これらの各ＦＥＴ４６2 〜４６N のソース及びゲートが
それぞれ共通に接続されている。第ＮのＦＥＴ４６N の
ドレインは、第２の抵抗４７を介して電源端子４３に接
続されている。
図１と異なる構成の定電流回路４０Ａとで構成されてい
る。定電流回路４０Ａは、図１と同様の電流源接続端子
２６に接続された外部負荷接続端子４１、グランドＧに
接続された第１の電源端子４２、及び第２の電源端子４
３を有している。電源端子４３は、図１と異なり電源端
子２５に接続されて電源電圧ＶＤ１が印加されるように
なっている。外部負荷接続端子４１には、ドレイン電流
Ｉｄ１を流す第１のＦＥＴ４４Ａのドレインが接続さ
れ、このソースが第１の抵抗４５を介して電源端子４２
に接続されている。ＦＥＴ４４Ａのゲートには、ドレイ
ン電流Ｉｄ２を流す第２のＦＥＴ４６1 のドレインが接
続され、このソース及びゲートが電源端子４２に共通に
接続されている。ＦＥＴ４６1 のドレインには、第２の
ＦＥＴ４６2 〜第ＮのＦＥＴ４６N が直列に接続され、
これらの各ＦＥＴ４６2 〜４６N のソース及びゲートが
それぞれ共通に接続されている。第ＮのＦＥＴ４６N の
ドレインは、第２の抵抗４７を介して電源端子４３に接
続されている。
【００１４】（Ｂ） 動作 図２の差動増幅回路では、入力電圧Ｖｉ１，Ｖｉ２が入
力端子２１，２２に入力されると、ＦＥＴ２７，２８が
オン、オフ動作し、ＦＥＴ４４Ａのドレイン電流Ｉｄ１
がＦＥＴ２７及び２８のソースから引込まれ、入力電圧
Ｖｉ１，Ｖｉ２の差に応じた出力バイアス電圧Ｖｏ１，
Ｖｏ２が出力端子２３，２４から出力される。出力端子
２３，２４から出力される出力バイアス電圧Ｖｏ１及び
Ｖｏ２は、ＦＥＴ４４Ａのドレイン電流Ｉｄ１がＦＥＴ
２７及び２８に同等に流れた状態なので、負荷抵抗２９
及び３０の抵抗値をｒとすると、Ｖｏ１＝Ｖｏ２＝ＶＤ
１−（Ｉｄ１・ｒ）／２となる。また、出力端子２３，
２４の最大出力振幅はｒ・Ｉｄ１となる。
力端子２１，２２に入力されると、ＦＥＴ２７，２８が
オン、オフ動作し、ＦＥＴ４４Ａのドレイン電流Ｉｄ１
がＦＥＴ２７及び２８のソースから引込まれ、入力電圧
Ｖｉ１，Ｖｉ２の差に応じた出力バイアス電圧Ｖｏ１，
Ｖｏ２が出力端子２３，２４から出力される。出力端子
２３，２４から出力される出力バイアス電圧Ｖｏ１及び
Ｖｏ２は、ＦＥＴ４４Ａのドレイン電流Ｉｄ１がＦＥＴ
２７及び２８に同等に流れた状態なので、負荷抵抗２９
及び３０の抵抗値をｒとすると、Ｖｏ１＝Ｖｏ２＝ＶＤ
１−（Ｉｄ１・ｒ）／２となる。また、出力端子２３，
２４の最大出力振幅はｒ・Ｉｄ１となる。
【００１５】次に、定電流回路４０Ａの動作を説明す
る。本実施形態の定電流回路４０Ａでは、第１の実施形
態と同様に、プロセス等のばらつきによって閾値が変動
し、ＦＥＴ４４Ａのドレイン電流Ｉｄ１が減少した場
合、抵抗４７に流れる電流が減少し、ＦＥＴ４６1 のド
レインの電圧が抵抗４７の電圧降下変化分の１／Ｎだけ
増加し、ＦＥＴ４４Ａのゲート・ソース間電圧が増加す
るので、該ＦＥＴ４４Ａのドレイン電流Ｉｄ１が増加す
る。逆に、ＦＥＴ４４Ａのドレイン電流Ｉｄ１が増加し
た場合、抵抗４７に流れる電流が増加し、ＦＥＴ４６1
のドレインの電圧が抵抗４７の電圧降下変化分の１／Ｎ
だけ減少し、ＦＥＴ４４Ａのゲート・ソース間電圧が減
少するので、該ＦＥＴ４４Ａのドレイン電流Ｉｄ１が減
少する。第１の実施形態と同様に、ＦＥＴ４４Ａのゲー
ト幅をＷｇ１とし、各ＦＥＴ４６1 〜４６N は全て同じ
ゲート幅Ｗｇ２とし、各ＦＥＴ４４Ａ及び４６1 〜４６
N の単位ゲート幅当りの相互コンダクタンス及びドレイ
ンコンダクタンスをそれぞれｇｍ及びｇｄとし、各ＦＥ
Ｔ４４Ａ及び４６1 〜４６N の閾値をＶｔとし、抵抗４
５の抵抗値をｒ１とし、抵抗４７の抵抗値をｒ２とし、
端子４１の電圧をＶｄ１とし、ＦＥＴ４４Ａのゲートの
電圧をＶｇとすると、該ＦＥＴ４４Ａのドレイン電流Ｉ
ｄ１は、 Ｉｄ１＝ｇｍ・Ｗ１・（Ｖｇ-ｒ１・Ｉｄ１- Ｖｔ） ＋ｇｄ・Ｗ１・（Ｖｄ１- ｒ１・Ｉｄ１） ・・・（９） Ｉｄ２＝ｇｍ・Ｗ２・（-Ｖｔ） ＋ｇｄ・Ｗ１・（ＶＤ１-ｒ２・Ｉｄ２）／Ｎ ・・・（10） Ｖｇ＝（ＶＤ１-ｒ２・Ｉｄ２）／Ｎ ・・・（11） （９）式、（10）式を整理すると、
る。本実施形態の定電流回路４０Ａでは、第１の実施形
態と同様に、プロセス等のばらつきによって閾値が変動
し、ＦＥＴ４４Ａのドレイン電流Ｉｄ１が減少した場
合、抵抗４７に流れる電流が減少し、ＦＥＴ４６1 のド
レインの電圧が抵抗４７の電圧降下変化分の１／Ｎだけ
増加し、ＦＥＴ４４Ａのゲート・ソース間電圧が増加す
るので、該ＦＥＴ４４Ａのドレイン電流Ｉｄ１が増加す
る。逆に、ＦＥＴ４４Ａのドレイン電流Ｉｄ１が増加し
た場合、抵抗４７に流れる電流が増加し、ＦＥＴ４６1
のドレインの電圧が抵抗４７の電圧降下変化分の１／Ｎ
だけ減少し、ＦＥＴ４４Ａのゲート・ソース間電圧が減
少するので、該ＦＥＴ４４Ａのドレイン電流Ｉｄ１が減
少する。第１の実施形態と同様に、ＦＥＴ４４Ａのゲー
ト幅をＷｇ１とし、各ＦＥＴ４６1 〜４６N は全て同じ
ゲート幅Ｗｇ２とし、各ＦＥＴ４４Ａ及び４６1 〜４６
N の単位ゲート幅当りの相互コンダクタンス及びドレイ
ンコンダクタンスをそれぞれｇｍ及びｇｄとし、各ＦＥ
Ｔ４４Ａ及び４６1 〜４６N の閾値をＶｔとし、抵抗４
５の抵抗値をｒ１とし、抵抗４７の抵抗値をｒ２とし、
端子４１の電圧をＶｄ１とし、ＦＥＴ４４Ａのゲートの
電圧をＶｇとすると、該ＦＥＴ４４Ａのドレイン電流Ｉ
ｄ１は、 Ｉｄ１＝ｇｍ・Ｗ１・（Ｖｇ-ｒ１・Ｉｄ１- Ｖｔ） ＋ｇｄ・Ｗ１・（Ｖｄ１- ｒ１・Ｉｄ１） ・・・（９） Ｉｄ２＝ｇｍ・Ｗ２・（-Ｖｔ） ＋ｇｄ・Ｗ１・（ＶＤ１-ｒ２・Ｉｄ２）／Ｎ ・・・（10） Ｖｇ＝（ＶＤ１-ｒ２・Ｉｄ２）／Ｎ ・・・（11） （９）式、（10）式を整理すると、
【数５】 （11）式、（13）式より、
【数６】 （12）式、（14）式より、
【数７】 （15）式をＶｔで微分すると、
【数８】 となり、ｄＩｄ１／ｄＶｔ＝０の時、即ち、ｒ２＝Ｎ／
｛Ｗ２・（ｇｍ−ｇｄ）｝の時、Ｉｄ１は閾値Ｖｔに依
存しなくなる。また、電源電圧ＶＤ１の値は、各ＦＥＴ
４６1 〜４６N のドレイン・ソース間電圧が全て同じな
ので、ＶＤ１＝Ｎ・Ｖｇ＋ｒ２・Ｉｄ２となる。ここ
で、ＶｇはＦＥＴ４６1 のドレイン・ソース間電圧なの
で、（ＦＥＴ４６1 の最小飽和電圧≦Ｖｇ≦ＦＥＴ４６
1 のドレイン・ソース間耐圧）を満すように設定しなけ
ればならない。また、抵抗値ｒ１は、ｒ１・Ｉｄ１＝Ｖ
ｇとなるように設定すれば、従来の定電流回路と同等の
電流が得られる。
｛Ｗ２・（ｇｍ−ｇｄ）｝の時、Ｉｄ１は閾値Ｖｔに依
存しなくなる。また、電源電圧ＶＤ１の値は、各ＦＥＴ
４６1 〜４６N のドレイン・ソース間電圧が全て同じな
ので、ＶＤ１＝Ｎ・Ｖｇ＋ｒ２・Ｉｄ２となる。ここ
で、ＶｇはＦＥＴ４６1 のドレイン・ソース間電圧なの
で、（ＦＥＴ４６1 の最小飽和電圧≦Ｖｇ≦ＦＥＴ４６
1 のドレイン・ソース間耐圧）を満すように設定しなけ
ればならない。また、抵抗値ｒ１は、ｒ１・Ｉｄ１＝Ｖ
ｇとなるように設定すれば、従来の定電流回路と同等の
電流が得られる。
【００１６】（Ｃ） 効果 この第２の実施形態によれば、第１の実施形態の効果
（ｉ）〜（iv）に加えて、さらに次のような効果も期待
できる。ＦＥＴ４４Ａのゲート電圧Ｖｇを、（ＦＥＴ４
６1 の最小飽和電圧≦Ｖｇ≦ＦＥＴ４６1 のドレイン・
ソース間耐圧）の範囲内に設定し、かつ電源端子４３が
差動回路２０の電源電圧ＶＤ１と等しくなるようにＮの
値を決めることにより、回路全体の電源を単一化でき
る。
（ｉ）〜（iv）に加えて、さらに次のような効果も期待
できる。ＦＥＴ４４Ａのゲート電圧Ｖｇを、（ＦＥＴ４
６1 の最小飽和電圧≦Ｖｇ≦ＦＥＴ４６1 のドレイン・
ソース間耐圧）の範囲内に設定し、かつ電源端子４３が
差動回路２０の電源電圧ＶＤ１と等しくなるようにＮの
値を決めることにより、回路全体の電源を単一化でき
る。
【００１７】変形例 本発明では、第１及び第２の実施形態に限定されず、種
々の変形が可能である。この変形例としては、例えば、
次の（Ｉ）〜（IV）のようなものがある。 （Ｉ） 第２の実施形態では、ＦＥＴ４４Ａのゲートを
ＦＥＴ４６1 のドレインに接続しているが、該ＦＥＴ４
４ＡのゲートはＦＥＴ４６2 、４６3 あるいは４６
m （但し、ｍは４〜Ｎの任意の数）のドレインに接続し
ても構わない。但し、この場合、抵抗４７の抵抗値ｒ２
は、
々の変形が可能である。この変形例としては、例えば、
次の（Ｉ）〜（IV）のようなものがある。 （Ｉ） 第２の実施形態では、ＦＥＴ４４Ａのゲートを
ＦＥＴ４６1 のドレインに接続しているが、該ＦＥＴ４
４ＡのゲートはＦＥＴ４６2 、４６3 あるいは４６
m （但し、ｍは４〜Ｎの任意の数）のドレインに接続し
ても構わない。但し、この場合、抵抗４７の抵抗値ｒ２
は、
【数９】 となる。 （II） 第１、第２の実施形態及び前記（Ｉ）では、抵
抗４７の抵抗値ｒ２の値を計算式で示したが、必ずしも
この値に設定しなくても電流の変動を抑制する効果は得
られる。計算式は理論的に考えた場合、効果が最大にな
るものである。 (III） 上記実施形態では、定電流回路４０，４０Ａを
ＦＥＴで構成した場合について説明したが、このＦＥＴ
に代えてバイポーラトランジスタ等の他のトランジスタ
で構成することも可能である。 （IV） 第１及び第２の実施形態では、差動増幅回路に
使用する定電流回路４０，４０Ａについて説明したが、
本発明の定電流回路は、差動増幅回路に限らず、定電流
回路を使用する電子回路全般に適用できる。
抗４７の抵抗値ｒ２の値を計算式で示したが、必ずしも
この値に設定しなくても電流の変動を抑制する効果は得
られる。計算式は理論的に考えた場合、効果が最大にな
るものである。 (III） 上記実施形態では、定電流回路４０，４０Ａを
ＦＥＴで構成した場合について説明したが、このＦＥＴ
に代えてバイポーラトランジスタ等の他のトランジスタ
で構成することも可能である。 （IV） 第１及び第２の実施形態では、差動増幅回路に
使用する定電流回路４０，４０Ａについて説明したが、
本発明の定電流回路は、差動増幅回路に限らず、定電流
回路を使用する電子回路全般に適用できる。
【００１８】
【発明の効果】以上詳細に説明したように、本発明のう
ちの請求項１に係る発明によれば、第１、第２のＦＥＴ
及び第１、第２の抵抗を備えているので、次の（ａ），
（ｂ）のような効果が期待できる。 （ａ） 本発明の定電流回路では、プロセスのばらつき
等によって第１のＦＥＴの閾値ずれにより、ドレイン電
流が減少したときには、ゲート・ソース間電圧が増加
し、ドレイン電流を増加させる方向に作用し、逆に、ド
レイン電流が増加したときには、ゲート・ソース間電圧
が減少し、ドレイン電流を減少させる方向に作用する。
この結果、第１のＦＥＴに流れるドレイン電流の変動を
抑えることができ、この定電流回路を有する電子回路の
出力電圧ずれ等を抑制できる。さらに、この電子回路の
最大出力振幅の変動等も抑制できる。 （ｂ） 閾値変動と同様に、動作温度の変化により、第
１のＦＥＴのドレイン電流が減少したときには、ゲート
・ソース間電圧が増加し、ドレイン電流を増加させる方
向に作用し、逆に、ドレイン電流が増加したときには、
ゲート・ソース間電圧が減少し、ドレイン電流を減少さ
せる方向に作用する。この結果、第１のＦＥＴに流れる
電流の変動を抑えることができ、この定電流回路を有す
る電子回路の出力電圧ずれ等を抑制できる。さらに、電
子回路の最大出力振幅の変動等も抑制できる。請求項２
に係る発明によれば、請求項１に係る発明とほぼ同様の
効果が得られる。請求項３に係る発明によれば、第２〜
第ＮのＦＥＴの各ドレイン・ソース間電圧を、最小飽和
電圧以上かつドレイン・ソース間耐圧以下に設定し、さ
らに第２の電源端子の電圧値が定電流回路を含む電子回
路全体の電源電圧値と等しくなるようにＮの値を設定し
たので、回路全体の電源を単一化でき、使い勝手が向上
する。
ちの請求項１に係る発明によれば、第１、第２のＦＥＴ
及び第１、第２の抵抗を備えているので、次の（ａ），
（ｂ）のような効果が期待できる。 （ａ） 本発明の定電流回路では、プロセスのばらつき
等によって第１のＦＥＴの閾値ずれにより、ドレイン電
流が減少したときには、ゲート・ソース間電圧が増加
し、ドレイン電流を増加させる方向に作用し、逆に、ド
レイン電流が増加したときには、ゲート・ソース間電圧
が減少し、ドレイン電流を減少させる方向に作用する。
この結果、第１のＦＥＴに流れるドレイン電流の変動を
抑えることができ、この定電流回路を有する電子回路の
出力電圧ずれ等を抑制できる。さらに、この電子回路の
最大出力振幅の変動等も抑制できる。 （ｂ） 閾値変動と同様に、動作温度の変化により、第
１のＦＥＴのドレイン電流が減少したときには、ゲート
・ソース間電圧が増加し、ドレイン電流を増加させる方
向に作用し、逆に、ドレイン電流が増加したときには、
ゲート・ソース間電圧が減少し、ドレイン電流を減少さ
せる方向に作用する。この結果、第１のＦＥＴに流れる
電流の変動を抑えることができ、この定電流回路を有す
る電子回路の出力電圧ずれ等を抑制できる。さらに、電
子回路の最大出力振幅の変動等も抑制できる。請求項２
に係る発明によれば、請求項１に係る発明とほぼ同様の
効果が得られる。請求項３に係る発明によれば、第２〜
第ＮのＦＥＴの各ドレイン・ソース間電圧を、最小飽和
電圧以上かつドレイン・ソース間耐圧以下に設定し、さ
らに第２の電源端子の電圧値が定電流回路を含む電子回
路全体の電源電圧値と等しくなるようにＮの値を設定し
たので、回路全体の電源を単一化でき、使い勝手が向上
する。
【図１】本発明の第１の実施形態の定電流回路を用いた
差動増幅回路を示す回路図である。
差動増幅回路を示す回路図である。
【図２】本発明の第２の実施形態の定電流回路を用いた
差動増幅回路を示す回路図である。
差動増幅回路を示す回路図である。
【図３】従来の定電流回路を用いた差動増幅回路の回路
図である。
図である。
２０ 差動回路 ４０，４０Ａ 定電流回路 ４１ 外部負荷接続端子 ４２，４３ 第１、第２の電源端子 ４４，４４Ａ 第１のＦＥＴ ４５，４７ 第１、第２の抵抗 ４６，４６1 第２のＦＥＴ ４６2 〜４６N 第２〜第ＮのＦＥＴ
Claims (3)
- 【請求項１】 ドレインが外部負荷接続端子に接続され
た第１の電界効果トランジスタと、 前記第１の電界効果トランジスタのソースと第１の電源
端子との間に接続された第１の抵抗と、 ドレインが前記第１の電界効果トランジスタのゲートに
接続され、ソース及びゲートが前記第１の電源端子に接
続された第２の電界効果トランジスタと、 前記第２の電界効果トランジスタのドレインと第２の電
源端子との間に接続された第２の抵抗とを、備えたこと
を特徴とする定電流回路。 - 【請求項２】 ドレインが外部負荷接続端子に接続され
た第１の電界効果トランジスタと、 前記第１の電界効果トランジスタのソースと第１の電源
端子との間に接続された第１の抵抗と、 各ソース及びゲートが共通に接続され、前記第１の電源
端子にそれぞれ直列に接続された第２〜第Ｎ（但し、Ｎ
は３以上の整数）の電界効果トランジスタと、 前記第Ｎの電界効果トランジスタのドレインと第２の電
源端子との間に接続された第２の抵抗とを備え、 前記第２〜第Ｎの電界効果トランジスタのうちのいずれ
かのトランジスタのドレインを前記第１の電界効果トラ
ンジスタのゲートに接続したことを特徴とする定電流回
路。 - 【請求項３】 請求項２の定電流回路において、前記第
２〜第Ｎの電界効果トランジスタの各ドレイン・ソース
間電圧を、最小飽和電圧以上かつドレイン・ソース間耐
圧以下に設定し、さらに前記第２の電源端子の電圧値が
該定電流回路を含む電子回路全体の電源電圧値と等しく
なるように前記Ｎの値を設定したことを特徴とする定電
流回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16821397A JP3853911B2 (ja) | 1997-06-25 | 1997-06-25 | 定電流回路及びそれを用いた差動増幅回路 |
| US09/092,875 US6075405A (en) | 1997-06-25 | 1998-06-08 | Constant current circuit |
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