JP4015319B2 - 定電流発生回路および差動増幅回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電源電圧依存性の小さい定電流発生回路、差動増幅回路、およびこの差動増幅回路を備えた半導体集積回路に関する。
【０００２】
【従来の技術】
マイクロコンピュータ、DRAM等の半導体集積回路は、年々、高速化されてきている。例えば、SDRAM（Synchronous DRAM）では、クロック信号に同期して入出力インタフェース回路を高速に動作させ、データの書き込み・読み出しを高速に行うことを可能にしている。
【０００３】
図１０は、この種の半導体集積回路に使用される入力バッファを示している。
入力バッファ１は、バイアス部２ａおよびドライバ部２ｂを有する定電流発生回路２と、差動増幅回路３とで構成されている。
バイアス部２ａは、pMOSトランジスタ４と高抵抗５とで形成されている。pMOSトランジスタ４は、ソースを電源線VDDに接続し、ドレインとゲートとをノードN1に接続している。高抵抗５は、一端をノードN1に接続し、他端を接地線VSSに接続している。ドライバ部２ｂは、pMOSトランジスタ６で形成されている。pMOSトランジスタ６は、ソースを電源線VDDに接続し、ゲートをノードN1に接続し、ドレインを差動増幅回路３の共通ソースであるノードN2に接続している。pMOSトランジスタ４、６は、近接した位置に同じ大きさで形成されており、閾値VT1は、同一にされている。定電流発生回路２は、カレントミラー回路として構成されている。
【０００４】
差動増幅回路３は、直列に接続されたpMOSトランジスタ７ａ、nMOSトランジスタ７ｂおよびpMOSトランジスタ８ａ、nMOSトランジスタ８ｂとを備え、トランジスタ７ｂ、８ｂにより、カレントミラー回路が構成されている。すなわち、pMOSトランジスタ７ａは、ソースをノードN2に接続し、ドレインをnMOSトランジスタ７ｂのドレインおよびゲートに接続し、入力信号VIN1をゲートで受けている。pMOSトランジスタ８ａは、ソースをノードN2に接続し、ドレインをnMOS８ｂのドレインに接続し、入力信号VIN2をゲートで受け、出力信号OUTをpMOSトランジスタ８ａおよびnMOSトランジスタ８ｂのドレインから出力している。nMOSトランジスタ７ｂ、８ｂのソースは、接地線VSSに接続されている。
【０００５】
以下、pMOSトランジスタ、nMOSトランジスタを単にpMOS、nMOSと称する。また、符号VDD、VSSは、電源電圧、接地電圧としても使用する。
図１１は、別の入力バッファ９を示している。入力バッファ９は、カレントミラー回路をnMOSで構成した定電流回路１０と、カレントミラー回路をpMOSで構成した差動増幅回路１１とで構成されている。入力バッファ９は、入力バッファ１のpMOSとnMOSとを入れ替え、電源電圧VDDと接地電圧VSSとを入れ替えた回路である。
【０００６】
次に、入力バッファ１の動作について説明する。図１０に示した入力バッファ１には、例えば、外部から供給される相補のクロック信号が入力信号VIN1、VIN2として入力される。
定電流発生回路２のバイアス部２ａでは、pMOS４および高抵抗５により、ノードN1に所定の電位V1が発生する。ここで、高抵抗５の抵抗値は、電位V1が“（電源電圧VDD）−（閾値｜VT1｜）−（余裕α）”になるように設定されている。すなわち、余裕αによりpMOS４、６のオン動作が保証されている。
【０００７】
pMOS６のオン動作により、差動増幅回路３には、一定の供給電流ICが供給される。ここで、差動増幅回路３は、ノードN2の電位V2が“（電源電圧VDD）−（電位V1）＋（閾値｜VT1｜）”より小さくなるように形成されている。このため、pMOS６は、図１２に示すように、静特性の飽和領域で動作する。したがって、供給電流ICは、ノードN2の電位V2が差動増幅回路３の動作で多少変化してもほとんど変化することはない。
【０００８】
差動増幅回路３は、図１３に示すように、入力信号VIN1、VIN2を受け、増幅した信号を出力信号OUTとして出力する。
図１１に示した入力バッファ９においても、入力バッファ１と同様に動作して入力信号VIN1、VIN2が増幅され、出力信号OUTとして出力される。
【０００９】
【発明が解決しようとする課題】
ところで、最近のSDRAMは、クロック周波数が高くなってきている。さらに、DDR-SDRAM（Double Data Rate-Synchronous DRAM）では、相補のクロック信号の立ち上がりにそれぞれ同期してデータ信号の入出力が行われている。このため、SDRAMおよびDDR-SDRAMは、従来のDRAMに比べ、電源ノイズが発生しやすい。また、電源配線および接地配線に流れる電流が増えることで、電圧降下が発生するため、電源電圧VDDおよび接地電圧VSSは変動しやすい。具体的には、電源電圧VDDおよび接地電圧VSSが、チップの離れた位置において相違してしまう。
【００１０】
例えば、図１０に示した入力バッファ１において、接地電圧VSSが正側に変動した場合には、図１３に破線で示したように、ノードN1の電位V1が上昇する。電位V1が上昇することで、差動増幅回路３に供給される供給電流ICが減少するため、入力信号VIN1、VIN2の増幅速度が遅くなり、出力信号OUTの出力タイミングが破線で示すように遅くなるという問題があった。
【００１１】
また、接地電圧VSSが負側に変化した場合には、一点鎖線で示したように、ノードN1の電位V1が下降する。電位V1が下降することで、差動増幅回路３に供給される供給電流ICが増大するため、出力信号OUTの出力タイミングが一点鎖線で示すように早くなるという問題があった。
この結果、回路のタイミング余裕が減少し、タイミング設計が行いにくいという問題があった。
【００１２】
図１１に示した入力バッファ９においても、電源電圧VDDが変動した場合には、上記と同様な問題が発生し、回路のタイミング余裕が減少する。
本発明の目的は、接地電圧VSSあるいは電源電圧VDDが変動しても、供給電流が変動することのない定電流発生回路を提供することにある。
本発明の別の目的は、接地電圧VSSあるいは電源電圧VDDが変動しても、増幅速度が変動することのない差動増幅回路を提供することにある。
【００１３】
本発明の別の目的は、増幅速度が変動することのない差動増幅回路を備えた半導体集積回路を提供することにある。
【００１４】
【課題を解決するための手段】
図１は、本発明に関連する半導体集積回路の基本原理を示すブロック図である。
【００１５】
図１の定電流発生回路では、ドレインとゲートとが互いに接続されたバイアス用トランジスタ１２と、出力用トランジスタ１３とを備えている。出力用トランジスタ１３の閾値VT13は、バイアス用トランジスタの閾値VT12より小さくされている。出力用トランジスタ１３には、バイアス用トランジスタ１２と同一のソース電位および同一のゲート電位が与えられている。このため、出力用トランジスタ１３およびバイアス用トランジスタ１２のソース・ゲート間電圧は常に同一になる。一方で、出力用トランジスタ１３のソース・ドレイン間電流ICは、バイアス用トランジスタ１２のソース・ドレイン間電流に比べ、閾値の低い分だけ大きくなる。このため、バイアス用トランジスタ１２のドレイン電位が変動して、ソース・ゲート間電圧が低下しても、出力用トランジスタ１３は、安定したソース・ドレイン間電流ICを出力することが可能になる。
【００１６】
図１の定電流発生回路では、バイアス用トランジスタ１２のドレインに電圧発生回路１４が接続されている。電圧発生回路１４は、バイアス用トランジスタ１２のドレインに所定の電位を与え、バイアス用トランジスタ１２のソース・ドレイン間電圧を閾値VT12よりわずかに大きくする。このため、バイアス用トランジスタ１２のドレイン電位は、バイアス用トランジスタ１２のソース電位に近づく。したがって、電源電圧VDD、VSSの変動による影響を受けにくくなる。
【００１７】
例えば、バイアス用トランジスタ１２がpMOSトランジスタの場合、接地電圧VSSの変動による影響を受けにくくなる。バイアス用トランジスタ１２はダイオード接続されているため、電源電圧VDDの変動による影響も受けにくい。例えば、バイアス用トランジスタ１２がnMOSトランジスタの場合、電源電圧VDD、VSSの変動による影響を受けにくくなる。この結果、電源電圧VDD、VSSの変動によらず、出力用トランジスタ１３は、一定のソース・ドレイン間ICを出力することが可能になる。
【００１８】
図２は、本発明の基本原理を示すブロック図である。
本発明の定電流発生回路では、ドレインとゲートとが互いに接続されたバイアス用トランジスタ１６と、出力用トランジスタ１７と、バイアス用トランジスタ１６のドレインに接続された電圧発生回路１８とを備えている。出力用トランジスタ１７には、バイアス用トランジスタ１６と同一のソース電位および同一のゲート電位が与えられている。電圧発生回路１８は、バイアス用トランジスタ１６のドレインに所定の電位を与え、バイアス用トランジスタ１６のソース・ドレイン間電圧を、バイアス用トランジスタ１６の閾値VT16よりわずかに大きくする。さらに、電圧発生回路１８の電圧制御部１９は、電源電圧VDD、VSSの変動によるバイアス用トランジスタ１６のドレイン電圧の変動を防止する。このため、バイアス用トランジスタ１６のドレイン電位は、電源電圧VDD、VSSの変動による影響を受けることなく、所定の値に保持される。この結果、電源電圧VDD、VSSの変動によらず、出力用トランジスタ１７は、一定のソース・ドレイン間ICを出力することが可能になる。
【００１９】
本発明の差動増幅回路では、定電流発生回路から供給される供給電流ICが、電源電圧VDD、VSSの変動によらず常に一定にされるため、差動入力する信号VIN1、VIN2の増幅速度が常に一定にされ、増幅した信号OUTの出力タイミングの変動が防止される。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
【００２１】
図３は、本発明の定電流発生回路、差動増幅回路、および半導体集積回路の第１の実施形態を示している。
この実施形態の半導体集積回路は、シリコン基板上に、CMOSプロセス技術を使用して、例えば、DDR-SDRAM２０として形成されている。DDR-SDRAM２０は、相補のクロック信号CLK、/CLKの立ち上がりに同期してデータ信号の入出力を行う。
【００２２】
なお、従来技術で説明した回路と同一の回路については、同一の符号を付し、これ等の回路については、詳細な説明を省略する。
DDR-SDRAM２０は、外部から供給されるクロック信号CLK、/CLKを取り込む入力バッファ２２と、入力信号SIGを取り込む複数の入力バッファ２４と、制御回路２６と、メモリコア部２８と、データ信号DQの入出力を行う複数の入出力バッファ３０とを備えて構成されている。入力バッファ２２、２４により取り込まれた各信号は内部クロック信号CLKIN、内部信号SIGINとして制御回路２６に出力されている。
【００２３】
図４は、入力バッファ２２の詳細を示している。
入力バッファ２２は、バイアス部３２ａおよびドライバ部３２ｂを有する定電流発生回路３２と、差動増幅回路３とで構成されている。差動増幅回路３は、従来と同一の回路である。
入力バッファ２２のバイアス部３２ａは、pMOS３６と高抵抗３８とで形成されている。pMOS３６は、バイアス用トランジスタに対応し、高抵抗３８は、電圧発生回路に対応している。pMOS３６の閾値は、VT2にされている。pMOS３６は、ソースを電源線VDDに接続し、ドレインとゲートとをノードN3に接続している。高抵抗３８は、一端をノードN3に接続し、他端を接地線VSSに接続している。高抵抗３８は、例えば、ｎ形拡散層を使用して形成されている。高抵抗３８の抵抗値は、pMOS３６のオン抵抗に対してある程度高くされている。具体的には、ノードN3の電位V3が、“（電源電圧VDD）−（閾値｜VT2｜）”より若干低くなるように設定されている。すなわち、電位V3には、従来有していた“余裕α”はほとんどない。
【００２４】
ドライバ部２２ｂは、pMOS４０で形成されている。pMOS４０は、出力用トランジスタに対応している。pMOS４０は、ソースを電源線VDDに接続し、ゲートをノードN3に接続し、ドレインを差動増幅回路３の共通ソースであるノードN4に接続している。pMOS４０の閾値VT3は、pMOS３６の閾値VT2より低くされている。pMOS４０の閾値VT3の調整は、例えば、ゲートを形成する前に、チャネル領域にホウ素等をイオン注入することで行われる。また、チャネル長を変えることで閾値VT2、VT3の調整を行ってもよい。pMOS４０は、閾値VT3が低くされているため、電位V3に従来必要であった“余裕α”がなくても所定の電流供給能力を有している。また、閾値VT3を低くしているため、高抵抗３８の抵抗値を高くして電位V3を電源電圧VDD側に近づけることができる。このため電位V3は、接地電圧VSSの変動の影響を受けにくくなる。
【００２５】
差動増幅回路３のpMOS７ａ、８ａのソースは、ノードN4に接続されている。pMOS７ａ、８ａのゲートには、それぞれクロック信号CLK、/CLKが供給されている。pMOS８ａおよびnMOS８ｂのドレインからは、内部クロック信号CLKINが出力されている。
また、図３に示した入力バッファ２４は、入力バッファ２２と同一の回路である。特に図示していないが、入力バッファ２４は、差動増幅回路３のpMOS７ａのゲートで入力信号DINを受け、pMOS８ａのゲートで参照電圧を受け、内部信号SIGINを出力している。
【００２６】
次に、上述した入力バッファ２２の動作について説明する。
定電流発生回路３２のバイアス部３２ａでは、pMOS３６および高抵抗３８により、ノードN3に所定の電位V3が発生する。電位V3は、上述したように、“（電源電圧VDD）−（閾値｜VT2｜）”より若干低くなるように設定されている。
pMOS３６には、所定のバイアス電流IVが流れる。pMOS４０には、電位V3に応じた供給電流ICが流れる。ここで、pMOS４０の閾値VT3は、pMOS３６の閾値VT2より低い。このため、ソース・ゲート間電圧が同一にもかかわらず、供給電流ICは、バイアス電流IVより大きい。供給電流ICは、差動増幅回路３に供給される。
【００２７】
高抵抗３８の抵抗値が高くされ、ノードN3の電圧V3が電源電圧VDDに近づいているため、他の回路の動作により、接地電圧VSSが上昇あるいは下降した場合にも、電位V3は、接地電圧VSSの変動の影響を受けにくい。すなわち、ノードN3の電圧V3の変動は小さく、供給電流ICは、接地電圧VSSの変動によらず一定になる。
差動増幅回路３は、ノードN4の電位V4が、“（電源電圧VDD）−（電位V3）＋（閾値｜VT3｜）”より小さくなるように形成されている。このため、pMOS４０は飽和領域で動作する。したがって、供給電流ICは、ノードN4の電位V4が差動増幅回路３の動作で多少変化してもほとんど変化することはない。
【００２８】
そして、差動増幅回路３は、クロック信号CLK、/CLKを受け、増幅した信号を内部クロック信号CLKINとして出力する。ここで、上述したように、接地電圧VSSが変動しても、電位V3および供給電流ICはほとんど変動しない。このため、差動増幅回路３による内部クロック信号CLKINの生成タイミングがずれることはなく、回路のタイミング余裕が減少することはない。
【００２９】
なお、図３に示した入力バッファ２４においても、入力バッファ２２と同様に、接地電圧VSSが変動した場合、内部信号SIGINの生成タイミングがずれることはない。
以上のように構成された定電流発生回路では、ドライバ部３２ｂのpMOS４０の閾値VT3を、バイアス部３２ａのpMOS３６の閾値VT2より小さくしたので、電圧降下等で接地電圧VSSが変動し、pMOS３６、４０のソース・ゲート間電圧が低下しても、pMOS４０は、安定した供給電流ICを差動増幅回路３に供給することができる。
【００３０】
高抵抗３８の抵抗値を、pMOS３６のオン抵抗に対してある程度高くし、ノードN3の電圧V3を電源電圧VDDに近づけたので、接地電圧VSSの変動によるノードN3の電位V3の変動を小さくすることができる。このため、pMOS４０は、常に一定の供給電流ICを差動増幅回路３に供給することができる。
【００３１】
以上のように構成された差動増幅回路では、定電流発生回路３２を電流源としたので、接地電圧VSSの変動によらず、差動入力するクロック信号CLK、/CLKの増幅速度を常に一定にすることができる。したがって、増幅した内部クロック信号CLKINの出力タイミングが変動することを防止することができる。
以上のように構成された半導体集積回路では、定電流発生回路３２を電流源とする差動増幅回路３を使用して入力バッファ２２を構成したので、接地電圧VSSの変動によらず、差動増幅回路３で増幅された内部クロック信号CLKINの出力タイミングを一定にすることができる。この結果、回路のタイミング余裕が減少することを防止することができる。
【００３２】
図５は、本発明の定電流発生回路、差動増幅回路、および半導体集積回路の第２の実施形態における入力バッファ４２の詳細を示している。
この実施形態では、第１の実施形態の入力バッファ２２の代わりに、入力バッファ４２が使用されている。それ以外の構成は、上述した第１の実施形態と同一である。
【００３３】
入力バッファ４２は、バイアス部４４ａおよびドライバ部４４ｂを有する定電流発生回路４４と、差動増幅回路１１とで構成されている。差動増幅回路１１は図１１に示した従来の差動増幅回路１１と同一の回路である。
入力バッファ４２のバイアス部４４ａは、nMOS４６と高抵抗４８とで形成されている。nMOS４６は、バイアス用トランジスタに対応し、高抵抗４８は、電圧発生回路に対応している。nMOS４６の閾値は、VT4にされている。nMOS４６は、ソースを接地線VSSに接続し、ドレインとゲートとをノードN5に接続している。高抵抗４８は、一端をノードN5に接続し、他端を電源電圧VDDに接続している。高抵抗４８は、例えば、ｐ形拡散層を使用して形成されている。高抵抗４８の抵抗値は、nMOS４６のオン抵抗に対してある程度高くされている。具体的には、ノードN5の電位V5が、“（電源電圧VDD）−（閾値｜VT4｜）”より若干高くなるように設定されている。
【００３４】
ドライバ部４４ｂは、nMOS５０で形成されている。nMOS５０は、出力用トランジスタに対応している。nMOS５０は、ソースを接地線VSSに接続し、ゲートをノードN5に接続し、ドレインを差動増幅回路１１の共通ソースであるノードN6に接続している。nMOS５０の閾値VT5は、nMOS４６の閾値VT4より低くされている。nMOS５０の閾値VT5の調整は、例えば、ゲートを形成する前に、チャネル領域にヒ素等をイオン注入することで行われる。また、チャネル長を変えることで閾値VT4、VT5の調整を行ってもよい。電位V5をゲートで受けるnMOS５０は、閾値VT5が低くされているため、nMOS５０は、閾値VT5が低くされているため、電位V5に従来必要であった“余裕α”がほとんどなくても所定の電流供給能力を有している。また、閾値VT5を低くしているため、高抵抗４８の抵抗値を高くして電位V5を接地電圧VSS側に近づけることができる。このため電位V5は、電源電圧VDDの変動の影響を受けにくくなる。
【００３５】
差動増幅回路１１のnMOS１１ａ、１１ｂのソースは、ノードN6に接続されている。nMOS１１ａ、１１ｂのゲートには、それぞれクロック信号CLK、/CLKが供給されている。pMOS１１ｃのゲートとドレインとは互いに接続されている。nMOS１１ａおよびpMOS１１ｄのドレインからは、内部クロック信号CLKINが出力されている。
入力バッファ４２は、第１の実施形態の入力バッファ２２のpMOSとnMOSとを入れ替え、電源電圧VDDと接地電圧VSSとを入れ替えた回路である。
【００３６】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図６は、本発明の定電流発生回路、差動増幅回路、および半導体集積回路の第３の実施形態における入力バッファ５２の詳細を示している。
【００３７】
この実施形態では、上述した第１の実施形態の入力バッファ２２の代わりに、入力バッファ５２が使用されている。それ以外の構成は、第１の実施形態と同一である。
入力バッファ５２は、バイアス部５４ａおよびドライバ部２２ｂを有する定電流発生回路５４と、差動増幅回路３とで構成されている。ドライバ部２２ｂおよび差動増幅回路３は、第１の実施形態と同一の回路である。定電流発生回路５４のバイアス部５４ａには、第１の実施形態の高抵抗３８の代わりに電圧制御部５６が形成されている。
【００３８】
電圧制御部５６は、ダイオード接続された２つのnMOS５８ａ、５８ｂと、高抵抗６０と、カレントミラー回路を構成するnMOS６２ａ、６２ｂと、このカレントミラー回路に流れる電流を制御するnMOS６４とで形成されている。nMOS５８ａのソースは接地線VSSに接続されている。nMOS５８ｂのドレインは、ノードN7に接続されている。高抵抗６０は、一端を電源線VDDに接続し、他端をノードN7に接続している。nMOS６２ａは、ソースを接地線VSSに接続し、ゲートとドレインとをノードN8に接続している。nMOS６２ｂは、ソースを接地線VSSに接続し、ゲートをノードN8に接続し、ドレインをpMOS３６のドレインおよびゲートに接続している。nMOS６４は、ドレインを電源線VDDに接続し、ゲートをノードN7に接続し、ソースをノードN8に接続している。pMOS３６、４０の閾値は、第１の実施形態と同じVT2、VT3である。
【００３９】
次に、入力バッファ５２の動作について説明する。
ノードN7の電位V7は、nMOS５８ａ、５８ｂの閾値の和になり、回路動作等で発生するノイズで接地電圧VSSが変動した場合には、その変動分だけ上昇または下降する。ノードN8の電位V8は、nMOS６２ａ、６４のオン抵抗の比で決まる電位である。この実施形態では、nMOS６４の特性は、電位V8が接地電圧VSSの変動分だけ変動するように決められている。このため、nMOS６２ａ、６２ｂのソース・ゲート間電圧は、接地電圧VSSの変動によらず一定になる。したがって、nMOS６２ｂは定電流源として動作する。この結果、接地電圧VSSの変動によらず、ノードN3の電位V3および供給電流ICは常に一定になる。そして、差動増幅回路３は、クロック信号CLK、/CLKを受け、増幅した信号を内部クロック信号CLKINとして出力する。
【００４０】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
さらに、この実施形態では、ノードN3の電位V3を、接地電圧VSSの変動によらず一定に保持する電圧制御部５６を形成したので、より安定して供給電流ICを差動増幅回路３に供給することができる。
【００４１】
図７は、本発明の定電流発生回路、差動増幅回路、および半導体集積回路の第４の実施形態における入力バッファ６２の詳細を示している。
この実施形態の入力バッファ６２では、上述した第３の実施形態のドライバ部２２ｂのpMOS４０の代わりに、pMOS６４が形成されている。pMOS６４の閾値は、バイアス部５４ａのpMOS３６の閾値VT2と同一にされている。それ以外の構成は、第３の実施形態と同一である。
【００４２】
この実施形態においても、上述した第３の実施形態と同様の効果を得ることができる。
さらに、この実施形態では、電圧制御部５６により、接地電圧VSSの変動によらずノードN3の電位V3が一定になる。このため、pMOS６４の閾値をpMOS３６の閾値VT2と同一にしても、十分な供給電流ICを差動増幅回路３に供給することができる。
【００４３】
pMOS６４の閾値をpMOS３６の閾値VT2と同一にできるため、同一のトランジスタを使うことで、パラメータ変動に対する影響を受けにくくすることができ、安定した動作を行うことができる。
図８は、本発明の定電流発生回路、差動増幅回路、および半導体集積回路の第３の実施形態における入力バッファ６６の詳細を示している。
【００４４】
この実施形態の入力バッファ６６は、上述した第３の実施形態のpMOSとnMOSとを入れ替え、電源電圧VDDと接地電圧VSSとを入れ替えた回路である。
入力バッファ６６は、バイアス部６８ａおよびドライバ部４４ｂを有する定電流発生回路６８と、差動増幅回路１１とで構成されている。ドライバ部４４ｂおよび差動増幅回路１１は、第２の実施形態と同一の回路である。定電流発生回路６８のバイアス部６８ａには、第２の実施形態の高抵抗４８の代わりに電圧制御部７０が形成されている。
【００４５】
電圧制御部７０は、ダイオード接続された２つのpMOS７２ａ、７２ｂと、高抵抗７４と、カレントミラー回路を構成するpMOS７６ａ、７６ｂと、このカレントミラー回路に流れる電流を制御するpMOS７８とで形成されている。pMOS７２ａのソースは電源線VDDに接続されている。pMOS７２ｂのドレインは、ノードN9に接続されている。高抵抗７４は、一端を接地線VSSに接続し、他端をノードN9に接続している。pMOS７６ａは、ソースを電源線VDDに接続し、ゲートとドレインとをノードN10に接続している。pMOS７６ｂは、ソースを電源線VDDに接続し、ゲートをノードN10に接続し、ドレインをnMOS４６のドレインおよびゲート（ノードN5）に接続している。pMOS７８は、ドレインを接地線VSSに接続し、ゲートをノードN9に接続し、ソースをノードN10に接続している。pMOS４６、５０の閾値は、第２の実施形態と同じVT4、VT5である。
【００４６】
この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。
なお、上述した実施形態では、本発明をDDR SDRAMに適用した例について述べた。これに限らず、本発明は、SDRAM、マイクロコンピュータ、システムLSI等に適用することができる。特に、入力信号の取り込みを高速で行う半導体集積回路に適用すると、高い効果が得られる。
【００４７】
上述した第５の実施形態では、ドライバ部４４ｂのnMOS５０の閾値VT5をnMOS４６の閾値VT4より低くした例について述べた。これに限らず、図９に示すように、ドライバ部４４ｂにnMOS４６と同一の閾値VT4を有するnMOS８０を形成しても良い。
【００５４】
【発明の効果】
請求項１の定電流発生回路では、電源電圧が変動し、出力用トランジスタのソース・ゲート間電圧が低下しても、出力用トランジスタは、安定したソース・ドレイン間電流を供給することができる。
【００５５】
また、電源電圧の変動によるバイアス用トランジスタのドレイン電位の変動を受けにくくすることができ、出力用トランジスタは、常に一定の電流を供給することができる。
また、電源電圧の変動によらず、バイアス用トランジスタのドレイン電位を一定にすることができ、出力用トランジスタは、常に一定の電流を供給することができる。
【００５６】
請求項２の差動増幅回路では、電源電圧の変動によらず、差動入力する信号の増幅速度を一定にすることができ、増幅した信号の出力タイミングが変動することを防止することができる。
【図面の簡単な説明】
【図１】 本発明に関連する半導体集積回路の基本原理を示すブロック図である。
【図２】 本発明の基本原理を示すブロック図である。
【図３】本発明の定電流発生回路、差動増幅回路、および半導体集積回路の第１の実施形態を示すブロック図である。
【図４】第１の実施形態の入力バッファを示す回路図である。
【図５】第２の実施形態の入力バッファを示す回路図である。
【図６】第３の実施形態の入力バッファを示す回路図である。
【図７】第４の実施形態の入力バッファを示す回路図である。
【図８】第５の実施形態の入力バッファを示す回路図である。
【図９】入力バッファの別の例を示す回路図である。
【図１０】従来の入力バッファを示す回路図である。
【図１１】従来の別の入力バッファを示す回路図である。
【図１２】 pMOSトランジスタの静特性を示す図である。
【図１３】従来の入力バッファの動作を示すタイミング図である。
【符号の説明】
３ 差動増幅回路
１１ 差動増幅回路
２０ DDR-SDRAM
２２ 入力バッファ
２２ａ バイアス部
２２ｂ ドライバ部
２４ 入力バッファ
２６ 制御回路
２８ メモリコア部
３０ 入出力バッファ
３２ 定電流発生回路
３２ａ バイアス部
３２ｂ ドライバ部
３６ pMOS
３８ 高抵抗
４０ pMOS
４２ 入力バッファ
４４ａ バイアス部
４４ｂ ドライバ部
４４ 定電流発生回路
４６ nMOS
４８ 高抵抗
５０ nMOS
５２ 入力バッファ
５４ａ バイアス部
５４ 定電流発生回路
５６ 電圧制御部
６２ 入力バッファ
６４ pMOS
６６ 入力バッファ
６８ａ バイアス部
６８ 定電流発生回路
７０ 電圧制御部
CLK、/CLK クロック信号
CLKIN 内部クロック信号
DQ データ信号
SIG 入力信号
SIGIN 内部信号
VDD 電源線
VSS 接地線
VT2、VT3、VT4、VT5 閾値
【発明の属する技術分野】
本発明は、電源電圧依存性の小さい定電流発生回路、差動増幅回路、およびこの差動増幅回路を備えた半導体集積回路に関する。
【０００２】
【従来の技術】
マイクロコンピュータ、DRAM等の半導体集積回路は、年々、高速化されてきている。例えば、SDRAM（Synchronous DRAM）では、クロック信号に同期して入出力インタフェース回路を高速に動作させ、データの書き込み・読み出しを高速に行うことを可能にしている。
【０００３】
図１０は、この種の半導体集積回路に使用される入力バッファを示している。
入力バッファ１は、バイアス部２ａおよびドライバ部２ｂを有する定電流発生回路２と、差動増幅回路３とで構成されている。
バイアス部２ａは、pMOSトランジスタ４と高抵抗５とで形成されている。pMOSトランジスタ４は、ソースを電源線VDDに接続し、ドレインとゲートとをノードN1に接続している。高抵抗５は、一端をノードN1に接続し、他端を接地線VSSに接続している。ドライバ部２ｂは、pMOSトランジスタ６で形成されている。pMOSトランジスタ６は、ソースを電源線VDDに接続し、ゲートをノードN1に接続し、ドレインを差動増幅回路３の共通ソースであるノードN2に接続している。pMOSトランジスタ４、６は、近接した位置に同じ大きさで形成されており、閾値VT1は、同一にされている。定電流発生回路２は、カレントミラー回路として構成されている。
【０００４】
差動増幅回路３は、直列に接続されたpMOSトランジスタ７ａ、nMOSトランジスタ７ｂおよびpMOSトランジスタ８ａ、nMOSトランジスタ８ｂとを備え、トランジスタ７ｂ、８ｂにより、カレントミラー回路が構成されている。すなわち、pMOSトランジスタ７ａは、ソースをノードN2に接続し、ドレインをnMOSトランジスタ７ｂのドレインおよびゲートに接続し、入力信号VIN1をゲートで受けている。pMOSトランジスタ８ａは、ソースをノードN2に接続し、ドレインをnMOS８ｂのドレインに接続し、入力信号VIN2をゲートで受け、出力信号OUTをpMOSトランジスタ８ａおよびnMOSトランジスタ８ｂのドレインから出力している。nMOSトランジスタ７ｂ、８ｂのソースは、接地線VSSに接続されている。
【０００５】
以下、pMOSトランジスタ、nMOSトランジスタを単にpMOS、nMOSと称する。また、符号VDD、VSSは、電源電圧、接地電圧としても使用する。
図１１は、別の入力バッファ９を示している。入力バッファ９は、カレントミラー回路をnMOSで構成した定電流回路１０と、カレントミラー回路をpMOSで構成した差動増幅回路１１とで構成されている。入力バッファ９は、入力バッファ１のpMOSとnMOSとを入れ替え、電源電圧VDDと接地電圧VSSとを入れ替えた回路である。
【０００６】
次に、入力バッファ１の動作について説明する。図１０に示した入力バッファ１には、例えば、外部から供給される相補のクロック信号が入力信号VIN1、VIN2として入力される。
定電流発生回路２のバイアス部２ａでは、pMOS４および高抵抗５により、ノードN1に所定の電位V1が発生する。ここで、高抵抗５の抵抗値は、電位V1が“（電源電圧VDD）−（閾値｜VT1｜）−（余裕α）”になるように設定されている。すなわち、余裕αによりpMOS４、６のオン動作が保証されている。
【０００７】
pMOS６のオン動作により、差動増幅回路３には、一定の供給電流ICが供給される。ここで、差動増幅回路３は、ノードN2の電位V2が“（電源電圧VDD）−（電位V1）＋（閾値｜VT1｜）”より小さくなるように形成されている。このため、pMOS６は、図１２に示すように、静特性の飽和領域で動作する。したがって、供給電流ICは、ノードN2の電位V2が差動増幅回路３の動作で多少変化してもほとんど変化することはない。
【０００８】
差動増幅回路３は、図１３に示すように、入力信号VIN1、VIN2を受け、増幅した信号を出力信号OUTとして出力する。
図１１に示した入力バッファ９においても、入力バッファ１と同様に動作して入力信号VIN1、VIN2が増幅され、出力信号OUTとして出力される。
【０００９】
【発明が解決しようとする課題】
ところで、最近のSDRAMは、クロック周波数が高くなってきている。さらに、DDR-SDRAM（Double Data Rate-Synchronous DRAM）では、相補のクロック信号の立ち上がりにそれぞれ同期してデータ信号の入出力が行われている。このため、SDRAMおよびDDR-SDRAMは、従来のDRAMに比べ、電源ノイズが発生しやすい。また、電源配線および接地配線に流れる電流が増えることで、電圧降下が発生するため、電源電圧VDDおよび接地電圧VSSは変動しやすい。具体的には、電源電圧VDDおよび接地電圧VSSが、チップの離れた位置において相違してしまう。
【００１０】
例えば、図１０に示した入力バッファ１において、接地電圧VSSが正側に変動した場合には、図１３に破線で示したように、ノードN1の電位V1が上昇する。電位V1が上昇することで、差動増幅回路３に供給される供給電流ICが減少するため、入力信号VIN1、VIN2の増幅速度が遅くなり、出力信号OUTの出力タイミングが破線で示すように遅くなるという問題があった。
【００１１】
また、接地電圧VSSが負側に変化した場合には、一点鎖線で示したように、ノードN1の電位V1が下降する。電位V1が下降することで、差動増幅回路３に供給される供給電流ICが増大するため、出力信号OUTの出力タイミングが一点鎖線で示すように早くなるという問題があった。
この結果、回路のタイミング余裕が減少し、タイミング設計が行いにくいという問題があった。
【００１２】
図１１に示した入力バッファ９においても、電源電圧VDDが変動した場合には、上記と同様な問題が発生し、回路のタイミング余裕が減少する。
本発明の目的は、接地電圧VSSあるいは電源電圧VDDが変動しても、供給電流が変動することのない定電流発生回路を提供することにある。
本発明の別の目的は、接地電圧VSSあるいは電源電圧VDDが変動しても、増幅速度が変動することのない差動増幅回路を提供することにある。
【００１３】
本発明の別の目的は、増幅速度が変動することのない差動増幅回路を備えた半導体集積回路を提供することにある。
【００１４】
【課題を解決するための手段】
図１は、本発明に関連する半導体集積回路の基本原理を示すブロック図である。
【００１５】
図１の定電流発生回路では、ドレインとゲートとが互いに接続されたバイアス用トランジスタ１２と、出力用トランジスタ１３とを備えている。出力用トランジスタ１３の閾値VT13は、バイアス用トランジスタの閾値VT12より小さくされている。出力用トランジスタ１３には、バイアス用トランジスタ１２と同一のソース電位および同一のゲート電位が与えられている。このため、出力用トランジスタ１３およびバイアス用トランジスタ１２のソース・ゲート間電圧は常に同一になる。一方で、出力用トランジスタ１３のソース・ドレイン間電流ICは、バイアス用トランジスタ１２のソース・ドレイン間電流に比べ、閾値の低い分だけ大きくなる。このため、バイアス用トランジスタ１２のドレイン電位が変動して、ソース・ゲート間電圧が低下しても、出力用トランジスタ１３は、安定したソース・ドレイン間電流ICを出力することが可能になる。
【００１６】
図１の定電流発生回路では、バイアス用トランジスタ１２のドレインに電圧発生回路１４が接続されている。電圧発生回路１４は、バイアス用トランジスタ１２のドレインに所定の電位を与え、バイアス用トランジスタ１２のソース・ドレイン間電圧を閾値VT12よりわずかに大きくする。このため、バイアス用トランジスタ１２のドレイン電位は、バイアス用トランジスタ１２のソース電位に近づく。したがって、電源電圧VDD、VSSの変動による影響を受けにくくなる。
【００１７】
例えば、バイアス用トランジスタ１２がpMOSトランジスタの場合、接地電圧VSSの変動による影響を受けにくくなる。バイアス用トランジスタ１２はダイオード接続されているため、電源電圧VDDの変動による影響も受けにくい。例えば、バイアス用トランジスタ１２がnMOSトランジスタの場合、電源電圧VDD、VSSの変動による影響を受けにくくなる。この結果、電源電圧VDD、VSSの変動によらず、出力用トランジスタ１３は、一定のソース・ドレイン間ICを出力することが可能になる。
【００１８】
図２は、本発明の基本原理を示すブロック図である。
本発明の定電流発生回路では、ドレインとゲートとが互いに接続されたバイアス用トランジスタ１６と、出力用トランジスタ１７と、バイアス用トランジスタ１６のドレインに接続された電圧発生回路１８とを備えている。出力用トランジスタ１７には、バイアス用トランジスタ１６と同一のソース電位および同一のゲート電位が与えられている。電圧発生回路１８は、バイアス用トランジスタ１６のドレインに所定の電位を与え、バイアス用トランジスタ１６のソース・ドレイン間電圧を、バイアス用トランジスタ１６の閾値VT16よりわずかに大きくする。さらに、電圧発生回路１８の電圧制御部１９は、電源電圧VDD、VSSの変動によるバイアス用トランジスタ１６のドレイン電圧の変動を防止する。このため、バイアス用トランジスタ１６のドレイン電位は、電源電圧VDD、VSSの変動による影響を受けることなく、所定の値に保持される。この結果、電源電圧VDD、VSSの変動によらず、出力用トランジスタ１７は、一定のソース・ドレイン間ICを出力することが可能になる。
【００１９】
本発明の差動増幅回路では、定電流発生回路から供給される供給電流ICが、電源電圧VDD、VSSの変動によらず常に一定にされるため、差動入力する信号VIN1、VIN2の増幅速度が常に一定にされ、増幅した信号OUTの出力タイミングの変動が防止される。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
【００２１】
図３は、本発明の定電流発生回路、差動増幅回路、および半導体集積回路の第１の実施形態を示している。
この実施形態の半導体集積回路は、シリコン基板上に、CMOSプロセス技術を使用して、例えば、DDR-SDRAM２０として形成されている。DDR-SDRAM２０は、相補のクロック信号CLK、/CLKの立ち上がりに同期してデータ信号の入出力を行う。
【００２２】
なお、従来技術で説明した回路と同一の回路については、同一の符号を付し、これ等の回路については、詳細な説明を省略する。
DDR-SDRAM２０は、外部から供給されるクロック信号CLK、/CLKを取り込む入力バッファ２２と、入力信号SIGを取り込む複数の入力バッファ２４と、制御回路２６と、メモリコア部２８と、データ信号DQの入出力を行う複数の入出力バッファ３０とを備えて構成されている。入力バッファ２２、２４により取り込まれた各信号は内部クロック信号CLKIN、内部信号SIGINとして制御回路２６に出力されている。
【００２３】
図４は、入力バッファ２２の詳細を示している。
入力バッファ２２は、バイアス部３２ａおよびドライバ部３２ｂを有する定電流発生回路３２と、差動増幅回路３とで構成されている。差動増幅回路３は、従来と同一の回路である。
入力バッファ２２のバイアス部３２ａは、pMOS３６と高抵抗３８とで形成されている。pMOS３６は、バイアス用トランジスタに対応し、高抵抗３８は、電圧発生回路に対応している。pMOS３６の閾値は、VT2にされている。pMOS３６は、ソースを電源線VDDに接続し、ドレインとゲートとをノードN3に接続している。高抵抗３８は、一端をノードN3に接続し、他端を接地線VSSに接続している。高抵抗３８は、例えば、ｎ形拡散層を使用して形成されている。高抵抗３８の抵抗値は、pMOS３６のオン抵抗に対してある程度高くされている。具体的には、ノードN3の電位V3が、“（電源電圧VDD）−（閾値｜VT2｜）”より若干低くなるように設定されている。すなわち、電位V3には、従来有していた“余裕α”はほとんどない。
【００２４】
ドライバ部２２ｂは、pMOS４０で形成されている。pMOS４０は、出力用トランジスタに対応している。pMOS４０は、ソースを電源線VDDに接続し、ゲートをノードN3に接続し、ドレインを差動増幅回路３の共通ソースであるノードN4に接続している。pMOS４０の閾値VT3は、pMOS３６の閾値VT2より低くされている。pMOS４０の閾値VT3の調整は、例えば、ゲートを形成する前に、チャネル領域にホウ素等をイオン注入することで行われる。また、チャネル長を変えることで閾値VT2、VT3の調整を行ってもよい。pMOS４０は、閾値VT3が低くされているため、電位V3に従来必要であった“余裕α”がなくても所定の電流供給能力を有している。また、閾値VT3を低くしているため、高抵抗３８の抵抗値を高くして電位V3を電源電圧VDD側に近づけることができる。このため電位V3は、接地電圧VSSの変動の影響を受けにくくなる。
【００２５】
差動増幅回路３のpMOS７ａ、８ａのソースは、ノードN4に接続されている。pMOS７ａ、８ａのゲートには、それぞれクロック信号CLK、/CLKが供給されている。pMOS８ａおよびnMOS８ｂのドレインからは、内部クロック信号CLKINが出力されている。
また、図３に示した入力バッファ２４は、入力バッファ２２と同一の回路である。特に図示していないが、入力バッファ２４は、差動増幅回路３のpMOS７ａのゲートで入力信号DINを受け、pMOS８ａのゲートで参照電圧を受け、内部信号SIGINを出力している。
【００２６】
次に、上述した入力バッファ２２の動作について説明する。
定電流発生回路３２のバイアス部３２ａでは、pMOS３６および高抵抗３８により、ノードN3に所定の電位V3が発生する。電位V3は、上述したように、“（電源電圧VDD）−（閾値｜VT2｜）”より若干低くなるように設定されている。
pMOS３６には、所定のバイアス電流IVが流れる。pMOS４０には、電位V3に応じた供給電流ICが流れる。ここで、pMOS４０の閾値VT3は、pMOS３６の閾値VT2より低い。このため、ソース・ゲート間電圧が同一にもかかわらず、供給電流ICは、バイアス電流IVより大きい。供給電流ICは、差動増幅回路３に供給される。
【００２７】
高抵抗３８の抵抗値が高くされ、ノードN3の電圧V3が電源電圧VDDに近づいているため、他の回路の動作により、接地電圧VSSが上昇あるいは下降した場合にも、電位V3は、接地電圧VSSの変動の影響を受けにくい。すなわち、ノードN3の電圧V3の変動は小さく、供給電流ICは、接地電圧VSSの変動によらず一定になる。
差動増幅回路３は、ノードN4の電位V4が、“（電源電圧VDD）−（電位V3）＋（閾値｜VT3｜）”より小さくなるように形成されている。このため、pMOS４０は飽和領域で動作する。したがって、供給電流ICは、ノードN4の電位V4が差動増幅回路３の動作で多少変化してもほとんど変化することはない。
【００２８】
そして、差動増幅回路３は、クロック信号CLK、/CLKを受け、増幅した信号を内部クロック信号CLKINとして出力する。ここで、上述したように、接地電圧VSSが変動しても、電位V3および供給電流ICはほとんど変動しない。このため、差動増幅回路３による内部クロック信号CLKINの生成タイミングがずれることはなく、回路のタイミング余裕が減少することはない。
【００２９】
なお、図３に示した入力バッファ２４においても、入力バッファ２２と同様に、接地電圧VSSが変動した場合、内部信号SIGINの生成タイミングがずれることはない。
以上のように構成された定電流発生回路では、ドライバ部３２ｂのpMOS４０の閾値VT3を、バイアス部３２ａのpMOS３６の閾値VT2より小さくしたので、電圧降下等で接地電圧VSSが変動し、pMOS３６、４０のソース・ゲート間電圧が低下しても、pMOS４０は、安定した供給電流ICを差動増幅回路３に供給することができる。
【００３０】
高抵抗３８の抵抗値を、pMOS３６のオン抵抗に対してある程度高くし、ノードN3の電圧V3を電源電圧VDDに近づけたので、接地電圧VSSの変動によるノードN3の電位V3の変動を小さくすることができる。このため、pMOS４０は、常に一定の供給電流ICを差動増幅回路３に供給することができる。
【００３１】
以上のように構成された差動増幅回路では、定電流発生回路３２を電流源としたので、接地電圧VSSの変動によらず、差動入力するクロック信号CLK、/CLKの増幅速度を常に一定にすることができる。したがって、増幅した内部クロック信号CLKINの出力タイミングが変動することを防止することができる。
以上のように構成された半導体集積回路では、定電流発生回路３２を電流源とする差動増幅回路３を使用して入力バッファ２２を構成したので、接地電圧VSSの変動によらず、差動増幅回路３で増幅された内部クロック信号CLKINの出力タイミングを一定にすることができる。この結果、回路のタイミング余裕が減少することを防止することができる。
【００３２】
図５は、本発明の定電流発生回路、差動増幅回路、および半導体集積回路の第２の実施形態における入力バッファ４２の詳細を示している。
この実施形態では、第１の実施形態の入力バッファ２２の代わりに、入力バッファ４２が使用されている。それ以外の構成は、上述した第１の実施形態と同一である。
【００３３】
入力バッファ４２は、バイアス部４４ａおよびドライバ部４４ｂを有する定電流発生回路４４と、差動増幅回路１１とで構成されている。差動増幅回路１１は図１１に示した従来の差動増幅回路１１と同一の回路である。
入力バッファ４２のバイアス部４４ａは、nMOS４６と高抵抗４８とで形成されている。nMOS４６は、バイアス用トランジスタに対応し、高抵抗４８は、電圧発生回路に対応している。nMOS４６の閾値は、VT4にされている。nMOS４６は、ソースを接地線VSSに接続し、ドレインとゲートとをノードN5に接続している。高抵抗４８は、一端をノードN5に接続し、他端を電源電圧VDDに接続している。高抵抗４８は、例えば、ｐ形拡散層を使用して形成されている。高抵抗４８の抵抗値は、nMOS４６のオン抵抗に対してある程度高くされている。具体的には、ノードN5の電位V5が、“（電源電圧VDD）−（閾値｜VT4｜）”より若干高くなるように設定されている。
【００３４】
ドライバ部４４ｂは、nMOS５０で形成されている。nMOS５０は、出力用トランジスタに対応している。nMOS５０は、ソースを接地線VSSに接続し、ゲートをノードN5に接続し、ドレインを差動増幅回路１１の共通ソースであるノードN6に接続している。nMOS５０の閾値VT5は、nMOS４６の閾値VT4より低くされている。nMOS５０の閾値VT5の調整は、例えば、ゲートを形成する前に、チャネル領域にヒ素等をイオン注入することで行われる。また、チャネル長を変えることで閾値VT4、VT5の調整を行ってもよい。電位V5をゲートで受けるnMOS５０は、閾値VT5が低くされているため、nMOS５０は、閾値VT5が低くされているため、電位V5に従来必要であった“余裕α”がほとんどなくても所定の電流供給能力を有している。また、閾値VT5を低くしているため、高抵抗４８の抵抗値を高くして電位V5を接地電圧VSS側に近づけることができる。このため電位V5は、電源電圧VDDの変動の影響を受けにくくなる。
【００３５】
差動増幅回路１１のnMOS１１ａ、１１ｂのソースは、ノードN6に接続されている。nMOS１１ａ、１１ｂのゲートには、それぞれクロック信号CLK、/CLKが供給されている。pMOS１１ｃのゲートとドレインとは互いに接続されている。nMOS１１ａおよびpMOS１１ｄのドレインからは、内部クロック信号CLKINが出力されている。
入力バッファ４２は、第１の実施形態の入力バッファ２２のpMOSとnMOSとを入れ替え、電源電圧VDDと接地電圧VSSとを入れ替えた回路である。
【００３６】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図６は、本発明の定電流発生回路、差動増幅回路、および半導体集積回路の第３の実施形態における入力バッファ５２の詳細を示している。
【００３７】
この実施形態では、上述した第１の実施形態の入力バッファ２２の代わりに、入力バッファ５２が使用されている。それ以外の構成は、第１の実施形態と同一である。
入力バッファ５２は、バイアス部５４ａおよびドライバ部２２ｂを有する定電流発生回路５４と、差動増幅回路３とで構成されている。ドライバ部２２ｂおよび差動増幅回路３は、第１の実施形態と同一の回路である。定電流発生回路５４のバイアス部５４ａには、第１の実施形態の高抵抗３８の代わりに電圧制御部５６が形成されている。
【００３８】
電圧制御部５６は、ダイオード接続された２つのnMOS５８ａ、５８ｂと、高抵抗６０と、カレントミラー回路を構成するnMOS６２ａ、６２ｂと、このカレントミラー回路に流れる電流を制御するnMOS６４とで形成されている。nMOS５８ａのソースは接地線VSSに接続されている。nMOS５８ｂのドレインは、ノードN7に接続されている。高抵抗６０は、一端を電源線VDDに接続し、他端をノードN7に接続している。nMOS６２ａは、ソースを接地線VSSに接続し、ゲートとドレインとをノードN8に接続している。nMOS６２ｂは、ソースを接地線VSSに接続し、ゲートをノードN8に接続し、ドレインをpMOS３６のドレインおよびゲートに接続している。nMOS６４は、ドレインを電源線VDDに接続し、ゲートをノードN7に接続し、ソースをノードN8に接続している。pMOS３６、４０の閾値は、第１の実施形態と同じVT2、VT3である。
【００３９】
次に、入力バッファ５２の動作について説明する。
ノードN7の電位V7は、nMOS５８ａ、５８ｂの閾値の和になり、回路動作等で発生するノイズで接地電圧VSSが変動した場合には、その変動分だけ上昇または下降する。ノードN8の電位V8は、nMOS６２ａ、６４のオン抵抗の比で決まる電位である。この実施形態では、nMOS６４の特性は、電位V8が接地電圧VSSの変動分だけ変動するように決められている。このため、nMOS６２ａ、６２ｂのソース・ゲート間電圧は、接地電圧VSSの変動によらず一定になる。したがって、nMOS６２ｂは定電流源として動作する。この結果、接地電圧VSSの変動によらず、ノードN3の電位V3および供給電流ICは常に一定になる。そして、差動増幅回路３は、クロック信号CLK、/CLKを受け、増幅した信号を内部クロック信号CLKINとして出力する。
【００４０】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
さらに、この実施形態では、ノードN3の電位V3を、接地電圧VSSの変動によらず一定に保持する電圧制御部５６を形成したので、より安定して供給電流ICを差動増幅回路３に供給することができる。
【００４１】
図７は、本発明の定電流発生回路、差動増幅回路、および半導体集積回路の第４の実施形態における入力バッファ６２の詳細を示している。
この実施形態の入力バッファ６２では、上述した第３の実施形態のドライバ部２２ｂのpMOS４０の代わりに、pMOS６４が形成されている。pMOS６４の閾値は、バイアス部５４ａのpMOS３６の閾値VT2と同一にされている。それ以外の構成は、第３の実施形態と同一である。
【００４２】
この実施形態においても、上述した第３の実施形態と同様の効果を得ることができる。
さらに、この実施形態では、電圧制御部５６により、接地電圧VSSの変動によらずノードN3の電位V3が一定になる。このため、pMOS６４の閾値をpMOS３６の閾値VT2と同一にしても、十分な供給電流ICを差動増幅回路３に供給することができる。
【００４３】
pMOS６４の閾値をpMOS３６の閾値VT2と同一にできるため、同一のトランジスタを使うことで、パラメータ変動に対する影響を受けにくくすることができ、安定した動作を行うことができる。
図８は、本発明の定電流発生回路、差動増幅回路、および半導体集積回路の第３の実施形態における入力バッファ６６の詳細を示している。
【００４４】
この実施形態の入力バッファ６６は、上述した第３の実施形態のpMOSとnMOSとを入れ替え、電源電圧VDDと接地電圧VSSとを入れ替えた回路である。
入力バッファ６６は、バイアス部６８ａおよびドライバ部４４ｂを有する定電流発生回路６８と、差動増幅回路１１とで構成されている。ドライバ部４４ｂおよび差動増幅回路１１は、第２の実施形態と同一の回路である。定電流発生回路６８のバイアス部６８ａには、第２の実施形態の高抵抗４８の代わりに電圧制御部７０が形成されている。
【００４５】
電圧制御部７０は、ダイオード接続された２つのpMOS７２ａ、７２ｂと、高抵抗７４と、カレントミラー回路を構成するpMOS７６ａ、７６ｂと、このカレントミラー回路に流れる電流を制御するpMOS７８とで形成されている。pMOS７２ａのソースは電源線VDDに接続されている。pMOS７２ｂのドレインは、ノードN9に接続されている。高抵抗７４は、一端を接地線VSSに接続し、他端をノードN9に接続している。pMOS７６ａは、ソースを電源線VDDに接続し、ゲートとドレインとをノードN10に接続している。pMOS７６ｂは、ソースを電源線VDDに接続し、ゲートをノードN10に接続し、ドレインをnMOS４６のドレインおよびゲート（ノードN5）に接続している。pMOS７８は、ドレインを接地線VSSに接続し、ゲートをノードN9に接続し、ソースをノードN10に接続している。pMOS４６、５０の閾値は、第２の実施形態と同じVT4、VT5である。
【００４６】
この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。
なお、上述した実施形態では、本発明をDDR SDRAMに適用した例について述べた。これに限らず、本発明は、SDRAM、マイクロコンピュータ、システムLSI等に適用することができる。特に、入力信号の取り込みを高速で行う半導体集積回路に適用すると、高い効果が得られる。
【００４７】
上述した第５の実施形態では、ドライバ部４４ｂのnMOS５０の閾値VT5をnMOS４６の閾値VT4より低くした例について述べた。これに限らず、図９に示すように、ドライバ部４４ｂにnMOS４６と同一の閾値VT4を有するnMOS８０を形成しても良い。
【００５４】
【発明の効果】
請求項１の定電流発生回路では、電源電圧が変動し、出力用トランジスタのソース・ゲート間電圧が低下しても、出力用トランジスタは、安定したソース・ドレイン間電流を供給することができる。
【００５５】
また、電源電圧の変動によるバイアス用トランジスタのドレイン電位の変動を受けにくくすることができ、出力用トランジスタは、常に一定の電流を供給することができる。
また、電源電圧の変動によらず、バイアス用トランジスタのドレイン電位を一定にすることができ、出力用トランジスタは、常に一定の電流を供給することができる。
【００５６】
請求項２の差動増幅回路では、電源電圧の変動によらず、差動入力する信号の増幅速度を一定にすることができ、増幅した信号の出力タイミングが変動することを防止することができる。
【図面の簡単な説明】
【図１】 本発明に関連する半導体集積回路の基本原理を示すブロック図である。
【図２】 本発明の基本原理を示すブロック図である。
【図３】本発明の定電流発生回路、差動増幅回路、および半導体集積回路の第１の実施形態を示すブロック図である。
【図４】第１の実施形態の入力バッファを示す回路図である。
【図５】第２の実施形態の入力バッファを示す回路図である。
【図６】第３の実施形態の入力バッファを示す回路図である。
【図７】第４の実施形態の入力バッファを示す回路図である。
【図８】第５の実施形態の入力バッファを示す回路図である。
【図９】入力バッファの別の例を示す回路図である。
【図１０】従来の入力バッファを示す回路図である。
【図１１】従来の別の入力バッファを示す回路図である。
【図１２】 pMOSトランジスタの静特性を示す図である。
【図１３】従来の入力バッファの動作を示すタイミング図である。
【符号の説明】
３ 差動増幅回路
１１ 差動増幅回路
２０ DDR-SDRAM
２２ 入力バッファ
２２ａ バイアス部
２２ｂ ドライバ部
２４ 入力バッファ
２６ 制御回路
２８ メモリコア部
３０ 入出力バッファ
３２ 定電流発生回路
３２ａ バイアス部
３２ｂ ドライバ部
３６ pMOS
３８ 高抵抗
４０ pMOS
４２ 入力バッファ
４４ａ バイアス部
４４ｂ ドライバ部
４４ 定電流発生回路
４６ nMOS
４８ 高抵抗
５０ nMOS
５２ 入力バッファ
５４ａ バイアス部
５４ 定電流発生回路
５６ 電圧制御部
６２ 入力バッファ
６４ pMOS
６６ 入力バッファ
６８ａ バイアス部
６８ 定電流発生回路
７０ 電圧制御部
CLK、/CLK クロック信号
CLKIN 内部クロック信号
DQ データ信号
SIG 入力信号
SIGIN 内部信号
VDD 電源線
VSS 接地線
VT2、VT3、VT4、VT5 閾値
Claims (2)
- ドレインとゲートとが互いに接続されたバイアス用トランジスタと、
前記バイアス用トランジスタと同一のソース電位および同一のゲート電位が与えられる出力用トランジスタと、
前記バイアス用トランジスタの前記ドレインに接続され、該バイアス用トランジスタのソース・ドレイン間電圧を、該バイアス用トランジスタの閾値より大きく設定するとともに、電源電圧の変動による前記バイアス用トランジスタのドレイン電位の変動を防止する電圧制御部を有する電圧発生回路とを備え、
前記電圧制御部は、
ソースがカレントミラー回路を介して前記バイアストランジスタのドレインに接続された第１のトランジスタと、
ドレインとゲートが互いに接続された第２のトランジスタと、
ドレインとゲートが互いに接続された第３のトランジスタと、
前記第３のトランジスタのドレインと電源線との間に配置された抵抗とを有し、
前記第３のトランジスタのソースは、前記第２のトランジスタのドレインに接続されるとともに、
前記第１のトランジスタのゲートが前記第３のトランジスタのドレインに接続されたことを特徴とする定電流発生回路。 - 請求項１記載の定電流発生回路を電流源として備えたことを特徴とする差動増幅回路。
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