JP2001028523A - 定電流発生回路および差動増幅回路 - Google Patents
定電流発生回路および差動増幅回路Info
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Abstract
およびこの差動増幅回路を備えた半導体集積回路に関
し、電源電圧の影響を受けにくい定電流発生回路、差動
増幅回路、およびこの差動増幅回路を備えた半導体集積
回路を提供することを目的とする。 【解決手段】 ドレインとゲートとが互いに接続された
バイアス用トランジスタ12と、バイアス用トランジス
タ12と同一のソース電位および同一のゲート電位が与
えられ、バイアス用トランジスタ12の閾値VT12よ
り小さい閾値VT13を有する出力用トランジスタ13
とを備えて定電流発生回路を構成した。上記定電流発生
回路を電流源として差動増幅回路15を構成した。この
差動増幅回路を備えて半導体集積回路を構成した。
Description
小さい定電流発生回路、差動増幅回路、およびこの差動
増幅回路を備えた半導体集積回路に関する。
集積回路は、年々、高速化されてきている。例えば、SD
RAM(Synchronous DRAM)では、クロック信号に同期し
て入出力インタフェース回路を高速に動作させ、データ
の書き込み・読み出しを高速に行うことを可能にしてい
る。
される入力バッファを示している。入力バッファ1は、
バイアス部2aおよびドライバ部2bを有する定電流発
生回路2と、差動増幅回路3とで構成されている。バイ
アス部2aは、pMOSトランジスタ4と高抵抗5とで形成
されている。pMOSトランジスタ4は、ソースを電源線VD
Dに接続し、ドレインとゲートとをノードN1に接続して
いる。高抵抗5は、一端をノードN1に接続し、他端を接
地線VSSに接続している。ドライバ部2bは、pMOSトラ
ンジスタ6で形成されている。pMOSトランジスタ6は、
ソースを電源線VDDに接続し、ゲートをノードN1に接続
し、ドレインを差動増幅回路3の共通ソースであるノー
ドN2に接続している。pMOSトランジスタ4、6は、近接
した位置に同じ大きさで形成されており、閾値VT1は、
同一にされている。定電流発生回路2は、カレントミラ
ー回路として構成されている。
トランジスタ7a、nMOSトランジスタ7bおよびpMOSト
ランジスタ8a、nMOSトランジスタ8bとを備え、トラ
ンジスタ7b、8bにより、カレントミラー回路が構成
されている。すなわち、pMOSトランジスタ7aは、ソー
スをノードN2に接続し、ドレインをnMOSトランジスタ7
bのドレインおよびゲートに接続し、入力信号VIN1をゲ
ートで受けている。pMOSトランジスタ8aは、ソースを
ノードN2に接続し、ドレインをnMOS8bのドレインに接
続し、入力信号VIN2をゲートで受け、出力信号OUTをpMO
Sトランジスタ8aおよびnMOSトランジスタ8bのドレ
インから出力している。nMOSトランジスタ7b、8bの
ソースは、接地線VSSに接続されている。
タを単にpMOS、nMOSと称する。また、符号VDD、VSSは、
電源電圧、接地電圧としても使用する。図11は、別の
入力バッファ9を示している。入力バッファ9は、カレ
ントミラー回路をnMOSで構成した定電流回路10と、カ
レントミラー回路をpMOSで構成した差動増幅回路11と
で構成されている。入力バッファ9は、入力バッファ1
のpMOSとnMOSとを入れ替え、電源電圧VDDと接地電圧VSS
とを入れ替えた回路である。
する。図10に示した入力バッファ1には、例えば、外
部から供給される相補のクロック信号が入力信号VIN1、
VIN2として入力される。定電流発生回路2のバイアス部
2aでは、pMOS4および高抵抗5により、ノードN1に所
定の電位V1が発生する。ここで、高抵抗5の抵抗値は、
電位V1が“(電源電圧VDD)−(閾値|VT1|)−(余裕
α)”になるように設定されている。すなわち、余裕α
によりpMOS4、6のオン動作が保証されている。
には、一定の供給電流ICが供給される。ここで、差動増
幅回路3は、ノードN2の電位V2が“(電源電圧VDD)−
(電位V1)+(閾値|VT1|)”より小さくなるように
形成されている。このため、pMOS6は、図12に示すよ
うに、静特性の飽和領域で動作する。したがって、供給
電流ICは、ノードN2の電位V2が差動増幅回路3の動作で
多少変化してもほとんど変化することはない。
入力信号VIN1、VIN2を受け、増幅した信号を出力信号OU
Tとして出力する。図11に示した入力バッファ9にお
いても、入力バッファ1と同様に動作して入力信号VIN
1、VIN2が増幅され、出力信号OUTとして出力される。
Mは、クロック周波数が高くなってきている。さらに、D
DR-SDRAM(Double Data Rate-Synchronous DRAM)で
は、相補のクロック信号の立ち上がりにそれぞれ同期し
てデータ信号の入出力が行われている。このため、SDRA
MおよびDDR-SDRAMは、従来のDRAMに比べ、電源ノイズが
発生しやすい。また、電源配線および接地配線に流れる
電流が増えることで、電圧降下が発生するため、電源電
圧VDDおよび接地電圧VSSは変動しやすい。具体的には、
電源電圧VDDおよび接地電圧VSSが、チップの離れた位置
において相違してしまう。
おいて、接地電圧VSSが正側に変動した場合には、図1
3に破線で示したように、ノードN1の電位V1が上昇す
る。電位V1が上昇することで、差動増幅回路3に供給さ
れる供給電流ICが減少するため、入力信号VIN1、VIN2の
増幅速度が遅くなり、出力信号OUTの出力タイミングが
破線で示すように遅くなるという問題があった。
には、一点鎖線で示したように、ノードN1の電位V1が下
降する。電位V1が下降することで、差動増幅回路3に供
給される供給電流ICが増大するため、出力信号OUTの出
力タイミングが一点鎖線で示すように早くなるという問
題があった。この結果、回路のタイミング余裕が減少
し、タイミング設計が行いにくいという問題があった。
も、電源電圧VDDが変動した場合には、上記と同様な問
題が発生し、回路のタイミング余裕が減少する。本発明
の目的は、接地電圧VSSあるいは電源電圧VDDが変動して
も、供給電流が変動することのない定電流発生回路を提
供することにある。本発明の別の目的は、接地電圧VSS
あるいは電源電圧VDDが変動しても、増幅速度が変動す
ることのない差動増幅回路を提供することにある。
ことのない差動増幅回路を備えた半導体集積回路を提供
することにある。
項2、および請求項4に記載の発明の基本原理を示すブ
ロック図である。
発明の基本原理を示すブロック図である。請求項1の定
電流発生回路では、ドレインとゲートとが互いに接続さ
れたバイアス用トランジスタ12と、出力用トランジス
タ13とを備えている。出力用トランジスタ13の閾値
VT13は、バイアス用トランジスタの閾値VT12より小さく
されている。出力用トランジスタ13には、バイアス用
トランジスタ12と同一のソース電位および同一のゲー
ト電位が与えられている。このため、出力用トランジス
タ13およびバイアス用トランジスタ12のソース・ゲ
ート間電圧は常に同一になる。一方で、出力用トランジ
スタ13のソース・ドレイン間電流ICは、バイアス用ト
ランジスタ12のソース・ドレイン間電流に比べ、閾値
の低い分だけ大きくなる。このため、バイアス用トラン
ジスタ12のドレイン電位が変動して、ソース・ゲート
間電圧が低下しても、出力用トランジスタ13は、安定
したソース・ドレイン間電流ICを出力することが可能に
なる。
用トランジスタ12のドレインに電圧発生回路14が接
続されている。電圧発生回路14は、バイアス用トラン
ジスタ12のドレインに所定の電位を与え、バイアス用
トランジスタ12のソース・ドレイン間電圧を閾値VT12
よりわずかに大きくする。このため、バイアス用トラン
ジスタ12のドレイン電位は、バイアス用トランジスタ
12のソース電位に近づく。したがって、電源電圧VD
D、VSSの変動による影響を受けにくくなる。
OSトランジスタの場合、接地電圧VSSの変動による影響
を受けにくくなる。バイアス用トランジスタ12はダイ
オード接続されているため、電源電圧VDDの変動による
影響も受けにくい。例えば、バイアス用トランジスタ1
2がnMOSトランジスタの場合、電源電圧VDD、VSSの変動
による影響を受けにくくなる。この結果、電源電圧VD
D、VSSの変動によらず、出力用トランジスタ13は、一
定のソース・ドレイン間ICを出力することが可能にな
る。
とゲートとが互いに接続されたバイアス用トランジスタ
16と、出力用トランジスタ17と、バイアス用トラン
ジスタ16のドレインに接続された電圧発生回路18と
を備えている。出力用トランジスタ17には、バイアス
用トランジスタ16と同一のソース電位および同一のゲ
ート電位が与えられている。電圧発生回路18は、バイ
アス用トランジスタ16のドレインに所定の電位を与
え、バイアス用トランジスタ16のソース・ドレイン間
電圧を、バイアス用トランジスタ16の閾値VT16よりわ
ずかに大きくする。さらに、電圧発生回路18の電圧制
御部19は、電源電圧VDD、VSSの変動によるバイアス用
トランジスタ16のドレイン電圧の変動を防止する。こ
のため、バイアス用トランジスタ16のドレイン電位
は、電源電圧VDD、VSSの変動による影響を受けることな
く、所定の値に保持される。この結果、電源電圧VDD、V
SSの変動によらず、出力用トランジスタ17は、一定の
ソース・ドレイン間ICを出力することが可能になる。
は、定電流発生回路から供給される供給電流ICが、電源
電圧VDD、VSSの変動によらず常に一定にされるため、差
動入力する信号VIN1、VIN2の増幅速度が常に一定にさ
れ、増幅した信号OUTの出力タイミングの変動が防止さ
れる。
用いて説明する。
幅回路、および半導体集積回路の第1の実施形態を示し
ている。この実施形態は、請求項1、請求項2、および
請求項4に対応している。この実施形態の半導体集積回
路は、シリコン基板上に、CMOSプロセス技術を使用し
て、例えば、DDR-SDRAM20として形成されている。DDR
-SDRAM20は、相補のクロック信号CLK、/CLKの立ち上
がりに同期してデータ信号の入出力を行う。
路については、同一の符号を付し、これ等の回路につい
ては、詳細な説明を省略する。DDR-SDRAM20は、外部
から供給されるクロック信号CLK、/CLKを取り込む入力
バッファ22と、入力信号SIGを取り込む複数の入力バ
ッファ24と、制御回路26と、メモリコア部28と、
データ信号DQの入出力を行う複数の入出力バッファ30
とを備えて構成されている。入力バッファ22、24に
より取り込まれた各信号は内部クロック信号CLKIN、内
部信号SIGINとして制御回路26に出力されている。
いる。入力バッファ22は、バイアス部32aおよびド
ライバ部32bを有する定電流発生回路32と、差動増
幅回路3とで構成されている。差動増幅回路3は、従来
と同一の回路である。入力バッファ22のバイアス部3
2aは、pMOS36と高抵抗38とで形成されている。pM
OS36は、バイアス用トランジスタに対応し、高抵抗3
8は、電圧発生回路に対応している。pMOS36の閾値
は、VT2にされている。pMOS36は、ソースを電源線VDD
に接続し、ドレインとゲートとをノードN3に接続してい
る。高抵抗38は、一端をノードN3に接続し、他端を接
地線VSSに接続している。高抵抗38は、例えば、n形
拡散層を使用して形成されている。高抵抗38の抵抗値
は、pMOS36のオン抵抗に対してある程度高くされてい
る。具体的には、ノードN3の電位V3が、“(電源電圧VD
D)−(閾値|VT2|)”より若干低くなるように設定さ
れている。すなわち、電位V3には、従来有していた“余
裕α”はほとんどない。
ている。pMOS40は、出力用トランジスタに対応してい
る。pMOS40は、ソースを電源線VDDに接続し、ゲート
をノードN3に接続し、ドレインを差動増幅回路3の共通
ソースであるノードN4に接続している。pMOS40の閾値
VT3は、pMOS36の閾値VT2より低くされている。pMOS4
0の閾値VT3の調整は、例えば、ゲートを形成する前
に、チャネル領域にホウ素等をイオン注入することで行
われる。また、チャネル長を変えることで閾値VT2、VT3
の調整を行ってもよい。pMOS40は、閾値VT3が低くさ
れているため、電位V3に従来必要であった“余裕α”が
なくても所定の電流供給能力を有している。また、閾値
VT3を低くしているため、高抵抗38の抵抗値を高くし
て電位V3を電源電圧VDD側に近づけることができる。こ
のため電位V3は、接地電圧VSSの変動の影響を受けにく
くなる。
は、ノードN4に接続されている。pMOS7a、8aのゲー
トには、それぞれクロック信号CLK、/CLKが供給されて
いる。pMOS8aおよびnMOS8bのドレインからは、内部
クロック信号CLKINが出力されている。また、図3に示
した入力バッファ24は、入力バッファ22と同一の回
路である。特に図示していないが、入力バッファ24
は、差動増幅回路3のpMOS7aのゲートで入力信号DIN
を受け、pMOS8aのゲートで参照電圧を受け、内部信号
SIGINを出力している。
ついて説明する。定電流発生回路32のバイアス部32
aでは、pMOS36および高抵抗38により、ノードN3に
所定の電位V3が発生する。電位V3は、上述したように、
“(電源電圧VDD)−(閾値|VT2|)”より若干低くな
るように設定されている。pMOS36には、所定のバイア
ス電流IVが流れる。pMOS40には、電位V3に応じた供給
電流ICが流れる。ここで、pMOS40の閾値VT3は、pMOS
36の閾値VT2より低い。このため、ソース・ゲート間
電圧が同一にもかかわらず、供給電流ICは、バイアス電
流IVより大きい。供給電流ICは、差動増幅回路3に供給
される。
の電圧V3が電源電圧VDDに近づいているため、他の回路
の動作により、接地電圧VSSが上昇あるいは下降した場
合にも、電位V3は、接地電圧VSSの変動の影響を受けに
くい。すなわち、ノードN3の電圧V3の変動は小さく、供
給電流ICは、接地電圧VSSの変動によらず一定になる。
差動増幅回路3は、ノードN4の電位V4が、“(電源電圧
VDD)−(電位V3)+(閾値|VT3|)”より小さくなる
ように形成されている。このため、pMOS40は飽和領域
で動作する。したがって、供給電流ICは、ノードN4の電
位V4が差動増幅回路3の動作で多少変化してもほとんど
変化することはない。
CLK、/CLKを受け、増幅した信号を内部クロック信号CLK
INとして出力する。ここで、上述したように、接地電圧
VSSが変動しても、電位V3および供給電流ICはほとんど
変動しない。このため、差動増幅回路3による内部クロ
ック信号CLKINの生成タイミングがずれることはなく、
回路のタイミング余裕が減少することはない。
いても、入力バッファ22と同様に、接地電圧VSSが変
動した場合、内部信号SIGINの生成タイミングがずれる
ことはない。以上のように構成された定電流発生回路で
は、ドライバ部32bのpMOS40の閾値VT3を、バイア
ス部32aのpMOS36の閾値VT2より小さくしたので、
電圧降下等で接地電圧VSSが変動し、pMOS36、40の
ソース・ゲート間電圧が低下しても、pMOS40は、安定
した供給電流ICを差動増幅回路3に供給することができ
る。
抗に対してある程度高くし、ノードN3の電圧V3を電源電
圧VDDに近づけたので、接地電圧VSSの変動によるノード
N3の電位V3の変動を小さくすることができる。このた
め、pMOS40は、常に一定の供給電流ICを差動増幅回路
3に供給することができる。
は、定電流発生回路32を電流源としたので、接地電圧
VSSの変動によらず、差動入力するクロック信号CLK、/C
LKの増幅速度を常に一定にすることができる。したがっ
て、増幅した内部クロック信号CLKINの出力タイミング
が変動することを防止することができる。以上のように
構成された半導体集積回路では、定電流発生回路32を
電流源とする差動増幅回路3を使用して入力バッファ2
2を構成したので、接地電圧VSSの変動によらず、差動
増幅回路3で増幅された内部クロック信号CLKINの出力
タイミングを一定にすることができる。この結果、回路
のタイミング余裕が減少することを防止することができ
る。
幅回路、および半導体集積回路の第2の実施形態におけ
る入力バッファ42の詳細を示している。この実施形態
は、請求項1、請求項2、および請求項4に対応してい
る。この実施形態では、第1の実施形態の入力バッファ
22の代わりに、入力バッファ42が使用されている。
それ以外の構成は、上述した第1の実施形態と同一であ
る。
よびドライバ部44bを有する定電流発生回路44と、
差動増幅回路11とで構成されている。差動増幅回路1
1は図11に示した従来の差動増幅回路11と同一の回
路である。入力バッファ42のバイアス部44aは、nM
OS46と高抵抗48とで形成されている。nMOS46は、
バイアス用トランジスタに対応し、高抵抗48は、電圧
発生回路に対応している。nMOS46の閾値は、VT4にさ
れている。nMOS46は、ソースを接地線VSSに接続し、
ドレインとゲートとをノードN5に接続している。高抵抗
48は、一端をノードN5に接続し、他端を電源電圧VDD
に接続している。高抵抗48は、例えば、p形拡散層を
使用して形成されている。高抵抗48の抵抗値は、nMOS
46のオン抵抗に対してある程度高くされている。具体
的には、ノードN5の電位V5が、“(電源電圧VDD)−
(閾値|VT4|)”より若干高くなるように設定されて
いる。
ている。nMOS50は、出力用トランジスタに対応してい
る。nMOS50は、ソースを接地線VSSに接続し、ゲート
をノードN5に接続し、ドレインを差動増幅回路11の共
通ソースであるノードN6に接続している。nMOS50の閾
値VT5は、nMOS46の閾値VT4より低くされている。nMOS
50の閾値VT5の調整は、例えば、ゲートを形成する前
に、チャネル領域にヒ素等をイオン注入することで行わ
れる。また、チャネル長を変えることで閾値VT4、VT5の
調整を行ってもよい。電位V5をゲートで受けるnMOS50
は、閾値VT5が低くされているため、nMOS50は、閾値V
T5が低くされているため、電位V5に従来必要であった
“余裕α”がほとんどなくても所定の電流供給能力を有
している。また、閾値VT5を低くしているため、高抵抗
48の抵抗値を高くして電位V5を接地電圧VSS側に近づ
けることができる。このため電位V5は、電源電圧VDDの
変動の影響を受けにくくなる。
ソースは、ノードN6に接続されている。nMOS11a、1
1bのゲートには、それぞれクロック信号CLK、/CLKが
供給されている。pMOS11cのゲートとドレインとは互
いに接続されている。nMOS11aおよびpMOS11dのド
レインからは、内部クロック信号CLKINが出力されてい
る。入力バッファ42は、第1の実施形態の入力バッフ
ァ22のpMOSとnMOSとを入れ替え、電源電圧VDDと接地
電圧VSSとを入れ替えた回路である。
実施形態と同様の効果を得ることができる。図6は、本
発明の定電流発生回路、差動増幅回路、および半導体集
積回路の第3の実施形態における入力バッファ52の詳
細を示している。この実施形態は、請求項1、請求項
2、および請求項4に対応している。
態の入力バッファ22の代わりに、入力バッファ52が
使用されている。それ以外の構成は、第1の実施形態と
同一である。入力バッファ52は、バイアス部54aお
よびドライバ部22bを有する定電流発生回路54と、
差動増幅回路3とで構成されている。ドライバ部22b
および差動増幅回路3は、第1の実施形態と同一の回路
である。定電流発生回路54のバイアス部54aには、
第1の実施形態の高抵抗38の代わりに電圧制御部56
が形成されている。
2つのnMOS58a、58bと、高抵抗60と、カレント
ミラー回路を構成するnMOS62a、62bと、このカレ
ントミラー回路に流れる電流を制御するnMOS64とで形
成されている。nMOS58aのソースは接地線VSSに接続
されている。nMOS58bのドレインは、ノードN7に接続
されている。高抵抗60は、一端を電源線VDDに接続
し、他端をノードN7に接続している。nMOS62aは、ソ
ースを接地線VSSに接続し、ゲートとドレインとをノー
ドN8に接続している。nMOS62bは、ソースを接地線VS
Sに接続し、ゲートをノードN8に接続し、ドレインをpMO
S36のドレインおよびゲートに接続している。nMOS6
4は、ドレインを電源線VDDに接続し、ゲートをノードN
7に接続し、ソースをノードN8に接続している。pMOS3
6、40の閾値は、第1の実施形態と同じVT2、VT3であ
る。
明する。ノードN7の電位V7は、nMOS58a、58bの閾
値の和になり、回路動作等で発生するノイズで接地電圧
VSSが変動した場合には、その変動分だけ上昇または下
降する。ノードN8の電位V8は、nMOS62a、64のオン
抵抗の比で決まる電位である。この実施形態では、nMOS
64の特性は、電位V8が接地電圧VSSの変動分だけ変動
するように決められている。このため、nMOS62a、6
2bのソース・ゲート間電圧は、接地電圧VSSの変動に
よらず一定になる。したがって、nMOS62bは定電流源
として動作する。この結果、接地電圧VSSの変動によら
ず、ノードN3の電位V3および供給電流ICは常に一定にな
る。そして、差動増幅回路3は、クロック信号CLK、/CL
Kを受け、増幅した信号を内部クロック信号CLKINとして
出力する。
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、ノードN3の電位V3を、接地電圧VSSの
変動によらず一定に保持する電圧制御部56を形成した
ので、より安定して供給電流ICを差動増幅回路3に供給
することができる。
幅回路、および半導体集積回路の第4の実施形態におけ
る入力バッファ62の詳細を示している。この実施形態
は、請求項3および請求項5に対応している。この実施
形態の入力バッファ62では、上述した第3の実施形態
のドライバ部22bのpMOS40の代わりに、pMOS64が
形成されている。pMOS64の閾値は、バイアス部54a
のpMOS36の閾値VT2と同一にされている。それ以外の
構成は、第3の実施形態と同一である。
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、電圧制御部56により、接地電圧VSS
の変動によらずノードN3の電位V3が一定になる。このた
め、pMOS64の閾値をpMOS36の閾値VT2と同一にして
も、十分な供給電流ICを差動増幅回路3に供給すること
ができる。
一にできるため、同一のトランジスタを使うことで、パ
ラメータ変動に対する影響を受けにくくすることがで
き、安定した動作を行うことができる。図8は、本発明
の定電流発生回路、差動増幅回路、および半導体集積回
路の第3の実施形態における入力バッファ66の詳細を
示している。この実施形態は、請求項1、請求項2、お
よび請求項4に対応している。
した第3の実施形態のpMOSとnMOSとを入れ替え、電源電
圧VDDと接地電圧VSSとを入れ替えた回路である。入力バ
ッファ66は、バイアス部68aおよびドライバ部44
bを有する定電流発生回路68と、差動増幅回路11と
で構成されている。ドライバ部44bおよび差動増幅回
路11は、第2の実施形態と同一の回路である。定電流
発生回路68のバイアス部68aには、第2の実施形態
の高抵抗48の代わりに電圧制御部70が形成されてい
る。
2つのpMOS72a、72bと、高抵抗74と、カレント
ミラー回路を構成するpMOS76a、76bと、このカレ
ントミラー回路に流れる電流を制御するpMOS78とで形
成されている。pMOS72aのソースは電源線VDDに接続
されている。pMOS72bのドレインは、ノードN9に接続
されている。高抵抗74は、一端を接地線VSSに接続
し、他端をノードN9に接続している。pMOS76aは、ソ
ースを電源線VDDに接続し、ゲートとドレインとをノー
ドN10に接続している。pMOS76bは、ソースを電源線V
DDに接続し、ゲートをノードN10に接続し、ドレインをn
MOS46のドレインおよびゲート(ノードN5)に接続し
ている。pMOS78は、ドレインを接地線VSSに接続し、
ゲートをノードN9に接続し、ソースをノードN10に接続
している。pMOS46、50の閾値は、第2の実施形態と
同じVT4、VT5である。
よび第3の実施形態と同様の効果を得ることができる。
なお、上述した実施形態では、本発明をDDR SDRAMに適
用した例について述べた。これに限らず、本発明は、SD
RAM、マイクロコンピュータ、システムLSI等に適用する
ことができる。特に、入力信号の取り込みを高速で行う
半導体集積回路に適用すると、高い効果が得られる。
44bのnMOS50の閾値VT5をnMOS46の閾値VT4より低
くした例について述べた。これに限らず、図9に示すよ
うに、ドライバ部44bにnMOS46と同一の閾値VT4を
有するnMOS80を形成しても良い。
理して以下の項を開示する。 (1)請求項2記載の定電流発生回路において、前記電
圧発生回路は、抵抗により形成されたことを特徴とする
定電流発生回路。この定電流発生回路では、抵抗を使用
することで、容易にバイアス用トランジスタのソース・
ドレイン間電圧が発生される。
いて、前記電圧発生回路は、電源の変動による前記バイ
アス用トランジスタのドレイン電位の変動を防止する電
圧制御部を備えたことを特徴とする定電流発生回路。こ
の定電流発生回路では、電圧制御部は、電源電圧の変動
によるバイアス用トランジスタのドレイン電位の変動を
防止する。このため、バイアス用トランジスタのドレイ
ン電位は、電源電圧の変動による影響を受けることな
く、所定の値に保持される。この結果、電源電圧の変動
によらず、出力用トランジスタは、一定の電流を出力す
ることが可能になる。
電流源に使用したことを特徴とする差動増幅回路。この
差動増幅回路では、定電流発生回路から供給される供給
電流が、電源電圧の変動によらず常に一定にされるた
め、差動入力する信号の増幅速度が常に一定にされ、増
幅した信号の出力タイミングの変動が防止される。
えたことを特徴とする半導体集積回路。この半導体集積
回路では、差動増幅回路で増幅された信号の出力タイミ
ングが一定にされるため、回路のタイミング余裕が減少
することが防止される。 (5)請求項3記載の定電流発生回路を定電流源に使用
したことを特徴とする差動増幅回路。
ら供給される供給電流が、電源電圧の変動によらず常に
一定にされるため、差動入力する信号の増幅速度が常に
一定にされ、増幅した信号の出力タイミングが変動する
ことが防止される。 (6)請求項4記載の差動増幅回路を備えたことを特徴
とする半導体集積回路。 (7)請求項5記載の差動増幅回路を備えたことを特徴
とする半導体集積回路。
では、差動増幅回路で増幅された信号の出力タイミング
が一定にされるため、回路のタイミング余裕が減少する
ことが防止される。
圧が変動し、出力用トランジスタのソース・ゲート間電
圧が低下しても、出力用トランジスタは、安定したソー
ス・ドレイン間電流を供給することができる。
の変動によるバイアス用トランジスタのドレイン電位の
変動を受けにくくすることができ、出力用トランジスタ
は、常に一定の電流を供給することができる。請求項3
の定電流発生回路では、電源電圧の変動によらず、バイ
アス用トランジスタのドレイン電位を一定にすることが
でき、出力用トランジスタは、常に一定の電流を供給す
ることができる。
は、電源電圧の変動によらず、差動入力する信号の増幅
速度を一定にすることができ、増幅した信号の出力タイ
ミングが変動することを防止することができる。
発明の基本原理を示すブロック図である。
理を示すブロック図である。
び半導体集積回路の第1の実施形態を示すブロック図で
ある。
ある。
ある。
ある。
ある。
ある。
る。
図である。
Claims (5)
- 【請求項1】 ドレインとゲートとが互いに接続された
バイアス用トランジスタと、 前記バイアス用トランジスタと同一のソース電位および
同一のゲート電位が与えられ、該バイアス用トランジス
タの閾値より小さい閾値を有する出力用トランジスタと
を、 備えたことを特徴とする定電流発生回路。 - 【請求項2】 請求項1記載の定電流発生回路におい
て、 前記バイアス用トランジスタの前記ドレインに接続さ
れ、該バイアス用トランジスタのソース・ドレイン間電
圧を、該バイアス用トランジスタの閾値よりわずかに大
きくする電圧発生回路を備えたことを特徴とする定電流
発生回路。 - 【請求項3】 ドレインとゲートとが互いに接続された
バイアス用トランジスタと、 前記バイアス用トランジスタと同一のソース電位および
同一のゲート電位が与えられる出力用トランジスタと、 前記バイアス用トランジスタの前記ドレインに接続さ
れ、該バイアス用トランジスタのソース・ドレイン間電
圧を、該バイアス用トランジスタの閾値より大きくする
とともに、電源電圧の変動による前記バイアス用トラン
ジスタのドレイン電位の変動を防止する電圧制御部を有
する電圧発生回路とを、 備えたことを特徴とする定電流発生回路。 - 【請求項4】 請求項1記載の定電流発生回路を電流源
として備えたことを特徴とする差動増幅回路。 - 【請求項5】 請求項3記載の定電流発生回路を電流源
として備えたことを特徴とする差動増幅回路。
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