JP3655859B2 - 定電流回路 - Google Patents
定電流回路 Download PDFInfo
- Publication number
- JP3655859B2 JP3655859B2 JP2001293921A JP2001293921A JP3655859B2 JP 3655859 B2 JP3655859 B2 JP 3655859B2 JP 2001293921 A JP2001293921 A JP 2001293921A JP 2001293921 A JP2001293921 A JP 2001293921A JP 3655859 B2 JP3655859 B2 JP 3655859B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- constant current
- current
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/265—Current mirrors using bipolar transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Automation & Control Theory (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Nonlinear Science (AREA)
- Control Of Electrical Variables (AREA)
- Electronic Switches (AREA)
- Amplifiers (AREA)
- Control Of El Displays (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ベース電流で出力定電流を制御し且つ、この出力定電流をスイッチングできる定電流回路に関する。
【０００２】
【従来の技術】
従来より、この種の定電流回路は、例えば発光ダイオード（ＬＥＤ）を駆動するドライバとして使用され、ＬＥＤを明滅させるような装置、例えばＬＥＤを用いたディスプレイ等に用いられている。
【０００３】
図５は従来の定電流回路の構成例を示した回路図である。定電流回路１は、基準の定電圧源３から発生する基準電圧（例えば１．２４Ｖ）を入力するバッファアンプ１１と、このバッファアンプ１１から入力される基準電圧より得られる基準定電流の所定倍（例えば１６倍）の定電流を負荷６に出力する定電流出力回路１２とから構成され、電源用電圧源２から電源電圧が供給される。
【０００４】
ここで、バッファアンプ１１は、バイポーラトランジスタ（以降単にトランジスタと称する）Ｑ７、Ｑ８、Ｑ９、Ｑ１０、Ｑ１１から成る差動回路１１１と、この差動回路１１１のトランジスタＱ７、Ｑ８の共通エミッタとグランド（ｇｎｄ）間に挿入される定電流源１１２から構成されている。
【０００５】
定電流源１１２はトランジスタＱ１〜Ｑ６と抵抗Ｒ１〜Ｒ６とから成り、トランジスタＱ７、Ｑ８の共通エミッタとグランド間で定電流を流している。抵抗Ｒ９はバッファアンプ１１の入力抵抗、抵抗Ｒ１０はバッファアンプ１１の出力抵抗、コンデンサＣ１は発振止めコンデンサである。
【０００６】
定電流出力回路１２は、基準となるトランジスタＱ４４と、このトランジスタＱ４４にベース電流を流すべく、カスコード接続されたＭＯＳトランジスタＭ１、Ｍ３４と、バッファアンプ１１から入力される基準定電圧を基準定電流に変換する外付けの抵抗ＲＥＸＴと、ＭＯＳトランジスタＭ１、Ｍ３４と１対１のカレントミラー回路を形成するＭＯＳトランジスタＭ２、Ｍ３５と、同ＭＯＳトランジスタＭ１、Ｍ３４と１対１のカレントミラー回路を形成するＭＯＳトランジスタＭ３、Ｍ３６と、出力用のトランジスタＱ０１にベース電流を供給すべく、カレントミラー回路を形成するトランジスタＱ１２、Ｑ１３と、所定の定電流を出力するトランジスタＱ０１と、トランジスタＱ０１から出力される所定の定電流をスイッチングするためのスイッチ回路を形成するＭＯＳトランジスタＭ１１５、Ｍ１３１とを有している。
【０００７】
尚、ＭＯＳトランジスタＭ１１５、Ｍ１３１の共通のゲートには出力定電流をオンオフ制御する制御パルス信号源５が接続され、また、ＭＯＳトランジスタＭ３４のゲートとＭＯＳトランジスタＭ３５、３６のゲート間にゲートバイアス調整用の抵抗Ｒ１２とコンデンサＣ２が挿入されている。
【０００８】
次に、図５に示した回路の動作について説明する。基準定電圧源３から発生された基準電圧（１．２４Ｖ）は、入力抵抗Ｒ９を介してバッファアンプ１１に入力され、ここで電流ゲインを稼いで定電流出力回路１２の基準となるトランジスタＱ４４のエミッタに同電圧（１．２４Ｖ）で印加される。
【０００９】
トランジスタＱ４４のエミッタとグランドとの間には外付けの抵抗ＲＥＸＴが挿入されているため、トランジスタＱ４４のエミッタに印加された基準電圧は抵抗ＲＥＸＴにて基準電流に変換されてトランジスタＱ４４のエミッタ側を流れる。その時、トランジスタＱ４４のベースにはＭＯＳトランジスタＭ１とＭ３４を通してトランジスタＱ４４のエミッタ側に上記した基準電流を流すための一定の基準ベース電流が流れる。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する手段は、基準のトランジスタのベース電流を所定倍して出力用トランジスタのベースに流すことにより、この出力用トランジスタから所定の定電流を負荷へ出力し且つ、この出力用トランジスタをオンオフして、前記所定の定電流出力をスイッチングする機能を備えた定電流回路において、前記出力用トランジスタがオフしている期間に電荷を蓄積する容量素子と、前記出力用トランジスタにベース電流を供給するベース回路に、前記出力用トランジスタがオフからオンになる時に前記容量素子に蓄積された電荷を印加する電圧印加回路とを具備することを特徴とする。
【００１１】
ここで、トランジスタＱ１３はトランジスタＱ１２の７倍のサイズとしてあるため、トランジスタＱ１２とＱ１３は１対７のカレントミラー回路を形成し、トランジスタＱ１３にはトランジスタＱ１２の７倍の電流が流れる。これにより、トランジスタＱ１２には２倍の基準ベース電流が流れ、トランジスタＱ１３には１４倍の基準ベース電流が流れる。従って、トランジスタＱ１２、Ｑ１３の共通のエミッタには１６倍の基準ベース電流が流れる。
【００１２】
ここで、制御パルス信号源５から入力される制御パルス信号１００がローレベルで、ＭＯＳトランジスタＭ１１５、Ｍ１３１がオフであった場合、上記した１６倍の基準ベース電流はトランジスタＱ０１のベースに流れるため、トランジスタＱ０１のコレクタには抵抗ＲＥＸＴに流れる基準電流の１６倍の定電流が流れ、これが負荷６に供給されることになる。
【００１３】
その後、制御パルス信号１００がハイレベルになると、ＭＯＳトランジスタＭ１１５、Ｍ１３１がオンになって、ＭＯＳトランジスタＭ３５、Ｍ３６の共通のドレインからの１６倍の基準ベース電流はＭＯＳトランジスタＭ１１５を通してグランド側に引き抜かれ、トランジスタＱ０１のベース電流もＭＯＳトランジスタＭ１３１を通してグランド側に引き抜かれて、トランジスタＱ０１のベース電流がなくなるため、トランジスタＱ０１はオフし、負荷６への定電流の供給も停止される。以降、上記動作の繰り返しにより、負荷６がＬＥＤであるような場合、制御パルス信号１００によりＬＥＤが明滅する。
【００１４】
【発明が解決しようとする課題】
上記のような従来の定電流回路では、トランジスタＱ０１の出力電流が大きい時は、ＭＯＳトランジスタＭ３５、Ｍ３６のドレイン電流も大きいため、ネットＢｌの電位の上昇も早く、出力電流安定迄に時間が掛からず問題はない。しかし、トランジスタＱ０１の出力電流が小さく、且つ制御パルス信号１００によるＬＥＤ等の明滅間隔が短くなって高速化すると、以下に説明するようにトランジスタＱ０１から定電流が出力されなくなり、ＬＥＤが明滅しなくなってしまう。
【００１５】
例えば、トランジスタＱ０１の出力電流が２ｍＡ制御（ＲＥＸＴ抵抗１１ｋΩ）で、図６（ａ）に示すように、制御パルス信号源５から入力される制御パルス信号１００の周期１μＳ、デューティ（Ｄｕｔｙ）５０％の時、制御パルス信号１００がローレベル（０Ｖ）になって、ＭＯＳトランジスタＭ１１５、Ｍ１３１がオフになっても、図６（ｂ）に示すように、ネットＢ１の電圧はトランジスタＱ１２、Ｑ１３及びトランジスタＱ０１がオンするために必要な２ＶBE（１．４Ｖ）に達しない。このため、図６（ｃ）に示すように、トランジスタＱ０１のベース電圧はプラスどころかマイナスに振れて、トランジスタＱ０１はオンしない。
【００１６】
従って、図７に示すようにトランジスタＱ０１はオフ状態のままでその出力はハイインピーダンス状態になったままとなり、全く出力電流が負荷６に供給されなくなる。即ち、定電流回路の出力定電流が小さく、且つその出力定電流のスイッチングが高速化すると、出力定電流のスイッチングができなくなって出力定電流が負荷６に供給されなくなり、ＬＥＤなどの負荷６が明滅しなくなる。
【００１７】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、出力定電流が小さくとも、出力定電流のスイッチングを高速で行うことができる定電流回路を提供することである。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する手段は、基準のトランジスタのベース電流を所定倍して出力用トランジスタのベースに流すことにより、この出力用トランジスタから所定の定電流を負荷へ出力し且つ、この出力用トランジスタをオンオフして、前記所定の定電流出力をスイッチングする機能を備えた定電流回路において、前記出力用トランジスタがオフしている期間に電荷を蓄積する容量素子と、前記出力用トランジスタがオフからオンになる時に前記容量素子に蓄積された電荷を出力用トランジスタのベース回路に印加する電圧印加回路とを具備することを特徴とする。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図１は、本発明の定電流回路の一実施形態に係る構成を示した回路図である。但し、本稿ではＮ型のＭＯＳトランジスタは単にＭＯＳトランジスタと称し、Ｐ型のＭＯＳトランジスタはＰ型のＭＯＳトランジスタと称している。
【００２０】
定電流回路１０は、基準の定電圧源３から発生する基準電圧（例えば１．２４Ｖ）を入力するバッファアンプ３１と、このバッファアンプ３１から入力される基準電圧より得られる基準定電流の所定倍（例えば１６倍）の定電流を負荷６に出力する定電流出力回路３２とから構成され、電源電圧源２から電源電圧が供給される。更に、本例の定電流出力回路３２は、出力用の後述するバイポーラトランジスタＱ０５のスイッチングを促進するスイッチング補助回路３２１を有している。
【００２１】
ここで、バッファアンプ３１は、バイポーラトランジスタ（以降単にトランジスタと称する）Ｑ３０、Ｑ３１、Ｑ５７、Ｑ６２、Ｑ５８から成る差動回路３１１と、この差動回路３１１のトランジスタＱ３０、Ｑ３１の共通エミッタとグランド間に挿入される定電流源３１２から構成されている。
【００２２】
定電流源３１２はトランジスタＱ２５、Ｑ３２、Ｑ５４、Ｑ５９、Ｑ２８、Ｑ２６、抵抗Ｒ３５、Ｒ５３、Ｒ４２、Ｒ３６、Ｒ３９、Ｒ４０から成っていて、トランジスタＱ３０、Ｑ３１の共通エミッタ側に定電流を流している。抵抗Ｒ９はバッファアンプ３１の入力抵抗、抵抗Ｒ４１はバッファアンプ３１の出力抵抗で、コンデンサＣ３３は発振止めコンデンサである。
【００２３】
定電流出力回路３２は、基準となるトランジスタＱ２４と、このトランジスタＱ２４にベース電流を流すべくカスコード接続されたＭＯＳトランジスタＭ４８、Ｍ４９と、バッファアンプ３１から入力される基準定電圧を基準定電流に変換する外付けの抵抗（ＲＥＸＴ）Ｒ１４と、ＭＯＳトランジスタＭ４８、Ｍ４９と１対１のカレントミラー回路を形成するＭＯＳトランジスタＭ１１３、Ｍ１１２と、同ＭＯＳトランジスタＭ４８、Ｍ４９と１対１のカレントミラー回路を形成するＭＯＳトランジスタＭ１３６、Ｍ１３４と、１対７のカレントミラー回路を形成し、トランジスタＱ０５にベース電流を供給するトランジスタＱ１０８、Ｑ１０９と、所定の定電流を出力するトランジスタＱ０５と、トランジスタＱ０５から出力される所定の定電流をスイチングするスイッチ回路を形成するＭＯＳトランジスタＭ３１、Ｍ２０と、上記スイッチ回路に設けられ、トランジスタＱ０５のオン動作を促進するスイッチング補助回路３２１とを有している。
【００２４】
尚、スイッチング補助回路３２１の後述する遅延回路３２１１の入力側にはトランジスタＱ０５の出力定電流をスイッチングする制御パルス信号源５が接続され、また、ＭＯＳトランジスタＭ４９のゲートとＭＯＳトランジスタＭ１１２、１３４のゲート間にゲートバイアス調整用の抵抗Ｒ５２とコンデンサＣ３４が挿入されている。
【００２５】
スイッチング補助回路３２１は、制御パルス信号源５から入力される制御パルス信号１００を順次遅延させる遅延回路３２１１と、電荷を蓄積する容量素子であるトランジスタＱ２と、このトランジスタＱ２への電荷蓄積のオンオフを行うＰ型のＭＯＳトランジスタＭ３２と、トランジスタＱ２の蓄積電荷のネットＢ５への放電をオンオフするＭＯＳトランジスタＭ１０６（電圧印加回路）から構成されている。
【００２６】
遅延回路３２１１はＰ型のＭＯＳトランジスタＭ１４、ＭＯＳトランジスタＭ２１と、Ｐ型のＭＯＳトランジスタＭ１１０、ＭＯＳトランジスタＭ２２と、Ｐ型のＭＯＳトランジスタＭ１５、ＭＯＳトランジスタＭ２３と、Ｐ型のＭＯＳトランジスタＭ１６、ＭＯＳトランジスタＭ２４と、Ｐ型のＭＯＳトランジスタＭ１３、ＭＯＳトランジスタＭ１０２とからなる５段のインバータの直列回路から構成され、２段目のインバータの出力（制御パルス信号１００と同相）がＭＯＳトランジスタＭ３１、Ｍ２０のゲートに接続され、３段目のインバータの出力（制御パルス信号１００と逆相）がＰ型のＭＯＳトランジスタＭ３２のゲートに接続され、５段目のインバータの出力（制御パルス信号１００と逆相）がＭＯＳトランジスタＭ１０６のゲートに接続されて、ＭＯＳトランジスタＭ３１、Ｍ２０と、Ｐ型のＭＯＳトランジスタＭ３２及びＭＯＳトランジスタＭ１０６を順番にオン又はオフさせる制御回路を構成している。
【００２７】
次に、本実施形態の動作について説明する。基準の定電圧源３から発生された基準電圧（１．２４Ｖ）は、入力抵抗Ｒ３８を介してバッファアンプ３１に入力され、ここで電流ゲインを稼いで定電流出力回路３２の基準となるトランジスタＱ４４のエミッタに同電位（１．２４Ｖ）で印加される。トランジスタＱ４４のエミッタとグランドとの間には外付けの抵抗Ｒ１４が挿入されているため、トランジスタＱ４４のエミッタに印加された基準電圧は抵抗Ｒ１４にて基準電流に変換されてトランジスタＱ４４のエミッタ側を流れる。
【００２８】
その時、トランジスタＱ４４のベースにはＭＯＳトランジスタＭ４８とＭ１３４を通してトランジスタＱ４４のエミッタ側に上記した基準電流を流す一定の基準ベース電流が流れる。この基準ベース電流は１対１のカレントミラーにより、ＭＯＳトランジスタＭ１１３、Ｍ１１２に流れると共に、ＭＯＳトランジスタＭ１３６、Ｍ１３４に流れる。従って、ＭＯＳトランジスタＭ１１２、Ｍ１３４の共通ドレインには、基準ベース電流の２倍の電流が流れ、この２倍の基準ベース電流が前記共通ドレインに接続されるネットＢ５に流れる。
【００２９】
トランジスタＱ１０８はトランジスタＱ１０９の７倍のサイズとしてあるため、トランジスタＱ１０８にはトランジスタＱ１０９の７倍の電流が流れる。従って、トランジスタＱ１０９には２倍の基準ベース電流が流れ、トランジスタＱ１０８には１４倍の基準ベース電流が流れる。従って、トランジスタＱ１０９、Ｑ１０８の共通のエミッタには１６倍の基準ベース電流が流れる。
【００３０】
ここで、制御パルス信号源５から入力される制御パルス信号１００がローレベルで、ＭＯＳトランジスタＭ３１、Ｍ２０がオフであった場合、上記した１６倍の基準ベース電流はトランジスタＱ０５のベースに流れるため、トランジスタＱ０５のコレクタには抵抗Ｒ１４に流れる基準電流の１６倍の定電流が流れ、これがＬＥＤ等の負荷６に供給されることになる。
【００３１】
その後、制御パルス信号１００がハイレベルになると、この信号が遅延回路３２１１を通してＭＯＳトランジスタＭ３１、Ｍ２０のゲートに印加され、これらトランジスタがオンになる。これにより、ＭＯＳトランジスタＭ１１２、Ｍ１３４の共通ドレインから供給される電流はＭＯＳトランジスタＭ３１を通ってグランド側に流れ、同時にトランジスタＱ０５のベース電流はＭＯＳトランジスタＭ２０を通ってグランド側に流れるため、トランジスタＱ０５がオフして、負荷６への定電流の供給が停止される。
【００３２】
次に、本実施形態のトランジスタＱ０５をスイッチングさせる動作について更に詳しく述べる。まず、制御パルス信号源５から入力される制御パルス信号１００が図２（ａ）に示すようにローレベルからハイレベルになると、図２（ｂ）に示すように遅延回路３２１１によりｔ０時間遅延されて、ＭＯＳトランジスタＭ３１、Ｍ２０のゲートがハイレベルになり、これらＭＯＳトランジスタＭ３１、Ｍ２０がオンになる。これにより、ＭＯＳトランジスタＭ１１２、Ｍ１３４の共通ドレインから供給される電流がグランド側に引き抜かれると同時に、トランジスタＱ０５のベース電流もグランド側に引き抜かれ、トランジスタＱ０５をオフさせる。
【００３３】
その後、図２（ｃ）に示すようにｔ１時間遅延されてＰ型のＭＯＳトランジスタＭ３２のゲートがローレベルになって、このトランジスタをオンする。その後、図２（ｄ）に示すようにｔ２時間遅延されてＭＯＳトランジスタＭ１０６のゲートがローレベルになって、ＭＯＳトランジスタＭ１０６がオフになる。これにより、Ｐ型のＭＯＳトランジスタＭ３２を通して容量素子であるトランジスタＱ２に充電電流が流れ、電荷が蓄積される。
【００３４】
次に、制御パルス信号１００が図２（ａ）に示すようにハイレベルからローレベルになると、図２（ｂ）に示すように遅延回路３２１１によりｔ０時間遅延されて、ＭＯＳトランジスタＭ３１、Ｍ２０のゲートがローレベルになり、これらＭＯＳトランジスタＭ３１、Ｍ２０がオフになる。その後、図２（ｃ）に示すようにｔ１時間遅延されてＰ型のＭＯＳトランジスタＭ３２のゲートがハイレベルになって、このトランジスタをオフする。その後、図２（ｄ）に示すようにｔ２時間遅延されてＭＯＳトランジスタＭ１０６のゲートがハイレベルになって、ＭＯＳトランジスタＭ１０６をオンにする。
【００３５】
これにより、容量素子であるトランジスタＱ２の蓄積電荷がＭＯＳトランジスタＭ１０６を通してネットＢ５に放電され、ネットＢ５の電位を瞬間的に２ＶBE（１．４Ｖ）以上に立ち上げて、トランジスタＱ１０８、Ｑ１０９をオンとし、トランジスタＱ０５をオンとするため、トランジスタＱ５の出力定電流が小さく、且つ高速にスイッチングする場合でも、トランジスタＱ０５を確実にオンとすることができる。
【００３６】
上記動作により、トランジスタＱ１０９、Ｑ１０８がオンすると共に、トランジスタＱ０５がオンして、ＭＯＳトランジスタＭ１１２、Ｍ１３４の共通ドレインからの電流がトランジスタＱ１０９を流れると共に、その７倍の電流がトランジスタＱ１０８を流れるため、基準ベース電流の１６倍の電流がトランジスタＱ０５のベース電流となって流れ、トランジスタＱ０５は基準電流の１６倍の定電流を負荷６に出力する。以降、上記動作の繰り返しにより、トランジスタＱ０５がスイッチングして、出力定電流がスイッチングする。尚、容量素子であるトランジスタＱ２の蓄積電荷は、トランジスタＱ１０９、Ｑ１０８及びトランジスタＱ０５をオンさせるだけの量であるため、トランジスタＱ０５がオンした後のベース電流の多寡に影響を与えることはない。
【００３７】
ここで、例えば、トランジスタＱ０５の出力電流が２ｍＡ制御（ＲＥＸＴ抵抗１１ｋΩ）で、図３（ａ）に示すように、制御パルス信号源５から入力される制御パルス信号１００の周期１μＳ、デューティ（Ｄｕｔｙ）５０％の時、制御パルス信号１００がローレベル（０Ｖ）になって、ＭＯＳトランジスタＭ３１、Ｍ２０がオフになると、図３（ｂ）に示すように、ネットＢ５の電位は１．４Ｖ以上になると共に、図３（ｃ）に示すように、トランジスタＱ０５のベース電位Ａ５も０．７Ｖ以上にすることができ、これらトランジスタがオンになる。従って、図４に示すようにトランジスタＱ０５は出力定電流が小電流で高速スイッチング時でも、基準電流の１６倍の定電流を負荷６に安定に出力することが分かる。
【００３８】
本実施形態によれば、スイッチ回路のＭＯＳトランジスタＭ３１、Ｍ２０がオンからオフして、トランジスタＱ０５をオンさせる際に、容量素子であるトランジスタＱ２の蓄積電荷をネットＢ５に瞬間的に印加して、ネットＢ５の電位を２ＶBE（１．４Ｖ）以上に瞬間的に立ち上げて、トランジスタＱ１０８、Ｑ１０９及びトランジスタＱ０５をオンさせることにより、トランジスタＱ０５の出力電流が２ｍＡ制御（ＲＥＸＴ抵抗１１ｋΩ）で、図３（ａ）に示すように、制御パルス信号１００の周期１μＳ、デューティ（Ｄｕｔｙ）５０％時でも、図３（ｂ）に示すように、ネットＢ５の電位は２ＶBE以上となり、図３（ｃ）に示すように、トランジスタＱ０５のベース電位Ａ５もＶBE以上となって、トランジスタＱ０５をオンさせることができる。それ故、本例では、出力定電流が小さくとも、出力電流の高速のスイッチングを行うことができる。
【００３９】
また、容量素子としてトランジスタＱ２のエミッタ・ベース容量（接合容量）を用いたことにより、このトランジスタＱ２を定電流回路１０を構成する他のトランジスタ素子などと一体にして集積化することにより、ロットのバラツキなどに対応して、常にその回路に適した容量の容量素子を得ることができる。
【００４０】
更に、遅延回路３２１１により制御パルス１００を遅延させて、ＭＯＳトランジスタＭ３１、Ｍ２０が完全にオフした後に、トランジスタＱ２の蓄積電荷をトランジスタＱ０５のベース回路に印加するようにＭＯＳトランジスタＭ１０６のオンタイミングを制御しているため、小出力電流で高速スイッチング時でも、トランジスタＱ０５を確実にオンすることができ、ＬＥＤなどの負荷６を明滅させることができる。
【００４１】
尚、本発明は上記実施形態に限定されることなく、その要旨を逸脱しない範囲において、具体的な構成、機能、作用、効果において、他の種々の形態によっても実施することができる。上記実施形態では定電流回路１０をＬＥＤのドライバとした場合について説明したが、負荷６としてはこれに限ることはない。
【００４２】
【発明の効果】
以上詳細に説明したように、本発明の定電流回路によれば、出力トランジスタがオンからオフする時に容量素子に蓄積された電荷をそのベース回路に瞬間的に放電することにより、出力定電流が小さくとも、高速で出力定電流のスイッチングを行うことができる。
【図面の簡単な説明】
【図１】本発明の定電流回路の一実施形態に係る構成を示した回路図である。
【図２】図１に示した出力用のトランジスタをオンする際のスイッチ回路とスイッチング補助回路の各スイッチ素子のオンオフ順序を説明するタイミングチャートである。
【図３】図１に示した回路の出力定電流のスイッチング動作を説明するタイミングチャートである。
【図４】図１に示した回路の出力電流の変化を示したタイミングチャートである。
【図５】従来の定電流回路の構成例を示した回路図である。
【図６】図５に示した回路の出力定電流のスイッチング動作を説明するタイミングチャートである。
【図７】図５に示した回路の出力電流の変化を示したタイミングチャートである。
【符号の説明】
３ 基準低電圧源
５ 制御パルス信号源
１０ 定電流回路
３１ バッファアンプ
３２ 定電流出力回路
３１１ 差動回路
３１２ 定電流源
３２１ スイッチング補助回路
３２１１ 遅延回路
Ｍ２０、Ｍ３１、Ｍ３２、Ｍ１１２、Ｍ１３４ ＭＯＳトランジスタ
Ｍ１０６ Ｐ型のＭＯＳトランジスタ
Ｑ２、Ｑ０５、Ｑ２０、Ｑ２４、Ｑ３１、Ｑ１０８、Ｑ１０９ トランジスタ
【発明の属する技術分野】
本発明は、ベース電流で出力定電流を制御し且つ、この出力定電流をスイッチングできる定電流回路に関する。
【０００２】
【従来の技術】
従来より、この種の定電流回路は、例えば発光ダイオード（ＬＥＤ）を駆動するドライバとして使用され、ＬＥＤを明滅させるような装置、例えばＬＥＤを用いたディスプレイ等に用いられている。
【０００３】
図５は従来の定電流回路の構成例を示した回路図である。定電流回路１は、基準の定電圧源３から発生する基準電圧（例えば１．２４Ｖ）を入力するバッファアンプ１１と、このバッファアンプ１１から入力される基準電圧より得られる基準定電流の所定倍（例えば１６倍）の定電流を負荷６に出力する定電流出力回路１２とから構成され、電源用電圧源２から電源電圧が供給される。
【０００４】
ここで、バッファアンプ１１は、バイポーラトランジスタ（以降単にトランジスタと称する）Ｑ７、Ｑ８、Ｑ９、Ｑ１０、Ｑ１１から成る差動回路１１１と、この差動回路１１１のトランジスタＱ７、Ｑ８の共通エミッタとグランド（ｇｎｄ）間に挿入される定電流源１１２から構成されている。
【０００５】
定電流源１１２はトランジスタＱ１〜Ｑ６と抵抗Ｒ１〜Ｒ６とから成り、トランジスタＱ７、Ｑ８の共通エミッタとグランド間で定電流を流している。抵抗Ｒ９はバッファアンプ１１の入力抵抗、抵抗Ｒ１０はバッファアンプ１１の出力抵抗、コンデンサＣ１は発振止めコンデンサである。
【０００６】
定電流出力回路１２は、基準となるトランジスタＱ４４と、このトランジスタＱ４４にベース電流を流すべく、カスコード接続されたＭＯＳトランジスタＭ１、Ｍ３４と、バッファアンプ１１から入力される基準定電圧を基準定電流に変換する外付けの抵抗ＲＥＸＴと、ＭＯＳトランジスタＭ１、Ｍ３４と１対１のカレントミラー回路を形成するＭＯＳトランジスタＭ２、Ｍ３５と、同ＭＯＳトランジスタＭ１、Ｍ３４と１対１のカレントミラー回路を形成するＭＯＳトランジスタＭ３、Ｍ３６と、出力用のトランジスタＱ０１にベース電流を供給すべく、カレントミラー回路を形成するトランジスタＱ１２、Ｑ１３と、所定の定電流を出力するトランジスタＱ０１と、トランジスタＱ０１から出力される所定の定電流をスイッチングするためのスイッチ回路を形成するＭＯＳトランジスタＭ１１５、Ｍ１３１とを有している。
【０００７】
尚、ＭＯＳトランジスタＭ１１５、Ｍ１３１の共通のゲートには出力定電流をオンオフ制御する制御パルス信号源５が接続され、また、ＭＯＳトランジスタＭ３４のゲートとＭＯＳトランジスタＭ３５、３６のゲート間にゲートバイアス調整用の抵抗Ｒ１２とコンデンサＣ２が挿入されている。
【０００８】
次に、図５に示した回路の動作について説明する。基準定電圧源３から発生された基準電圧（１．２４Ｖ）は、入力抵抗Ｒ９を介してバッファアンプ１１に入力され、ここで電流ゲインを稼いで定電流出力回路１２の基準となるトランジスタＱ４４のエミッタに同電圧（１．２４Ｖ）で印加される。
【０００９】
トランジスタＱ４４のエミッタとグランドとの間には外付けの抵抗ＲＥＸＴが挿入されているため、トランジスタＱ４４のエミッタに印加された基準電圧は抵抗ＲＥＸＴにて基準電流に変換されてトランジスタＱ４４のエミッタ側を流れる。その時、トランジスタＱ４４のベースにはＭＯＳトランジスタＭ１とＭ３４を通してトランジスタＱ４４のエミッタ側に上記した基準電流を流すための一定の基準ベース電流が流れる。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する手段は、基準のトランジスタのベース電流を所定倍して出力用トランジスタのベースに流すことにより、この出力用トランジスタから所定の定電流を負荷へ出力し且つ、この出力用トランジスタをオンオフして、前記所定の定電流出力をスイッチングする機能を備えた定電流回路において、前記出力用トランジスタがオフしている期間に電荷を蓄積する容量素子と、前記出力用トランジスタにベース電流を供給するベース回路に、前記出力用トランジスタがオフからオンになる時に前記容量素子に蓄積された電荷を印加する電圧印加回路とを具備することを特徴とする。
【００１１】
ここで、トランジスタＱ１３はトランジスタＱ１２の７倍のサイズとしてあるため、トランジスタＱ１２とＱ１３は１対７のカレントミラー回路を形成し、トランジスタＱ１３にはトランジスタＱ１２の７倍の電流が流れる。これにより、トランジスタＱ１２には２倍の基準ベース電流が流れ、トランジスタＱ１３には１４倍の基準ベース電流が流れる。従って、トランジスタＱ１２、Ｑ１３の共通のエミッタには１６倍の基準ベース電流が流れる。
【００１２】
ここで、制御パルス信号源５から入力される制御パルス信号１００がローレベルで、ＭＯＳトランジスタＭ１１５、Ｍ１３１がオフであった場合、上記した１６倍の基準ベース電流はトランジスタＱ０１のベースに流れるため、トランジスタＱ０１のコレクタには抵抗ＲＥＸＴに流れる基準電流の１６倍の定電流が流れ、これが負荷６に供給されることになる。
【００１３】
その後、制御パルス信号１００がハイレベルになると、ＭＯＳトランジスタＭ１１５、Ｍ１３１がオンになって、ＭＯＳトランジスタＭ３５、Ｍ３６の共通のドレインからの１６倍の基準ベース電流はＭＯＳトランジスタＭ１１５を通してグランド側に引き抜かれ、トランジスタＱ０１のベース電流もＭＯＳトランジスタＭ１３１を通してグランド側に引き抜かれて、トランジスタＱ０１のベース電流がなくなるため、トランジスタＱ０１はオフし、負荷６への定電流の供給も停止される。以降、上記動作の繰り返しにより、負荷６がＬＥＤであるような場合、制御パルス信号１００によりＬＥＤが明滅する。
【００１４】
【発明が解決しようとする課題】
上記のような従来の定電流回路では、トランジスタＱ０１の出力電流が大きい時は、ＭＯＳトランジスタＭ３５、Ｍ３６のドレイン電流も大きいため、ネットＢｌの電位の上昇も早く、出力電流安定迄に時間が掛からず問題はない。しかし、トランジスタＱ０１の出力電流が小さく、且つ制御パルス信号１００によるＬＥＤ等の明滅間隔が短くなって高速化すると、以下に説明するようにトランジスタＱ０１から定電流が出力されなくなり、ＬＥＤが明滅しなくなってしまう。
【００１５】
例えば、トランジスタＱ０１の出力電流が２ｍＡ制御（ＲＥＸＴ抵抗１１ｋΩ）で、図６（ａ）に示すように、制御パルス信号源５から入力される制御パルス信号１００の周期１μＳ、デューティ（Ｄｕｔｙ）５０％の時、制御パルス信号１００がローレベル（０Ｖ）になって、ＭＯＳトランジスタＭ１１５、Ｍ１３１がオフになっても、図６（ｂ）に示すように、ネットＢ１の電圧はトランジスタＱ１２、Ｑ１３及びトランジスタＱ０１がオンするために必要な２ＶBE（１．４Ｖ）に達しない。このため、図６（ｃ）に示すように、トランジスタＱ０１のベース電圧はプラスどころかマイナスに振れて、トランジスタＱ０１はオンしない。
【００１６】
従って、図７に示すようにトランジスタＱ０１はオフ状態のままでその出力はハイインピーダンス状態になったままとなり、全く出力電流が負荷６に供給されなくなる。即ち、定電流回路の出力定電流が小さく、且つその出力定電流のスイッチングが高速化すると、出力定電流のスイッチングができなくなって出力定電流が負荷６に供給されなくなり、ＬＥＤなどの負荷６が明滅しなくなる。
【００１７】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、出力定電流が小さくとも、出力定電流のスイッチングを高速で行うことができる定電流回路を提供することである。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する手段は、基準のトランジスタのベース電流を所定倍して出力用トランジスタのベースに流すことにより、この出力用トランジスタから所定の定電流を負荷へ出力し且つ、この出力用トランジスタをオンオフして、前記所定の定電流出力をスイッチングする機能を備えた定電流回路において、前記出力用トランジスタがオフしている期間に電荷を蓄積する容量素子と、前記出力用トランジスタがオフからオンになる時に前記容量素子に蓄積された電荷を出力用トランジスタのベース回路に印加する電圧印加回路とを具備することを特徴とする。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図１は、本発明の定電流回路の一実施形態に係る構成を示した回路図である。但し、本稿ではＮ型のＭＯＳトランジスタは単にＭＯＳトランジスタと称し、Ｐ型のＭＯＳトランジスタはＰ型のＭＯＳトランジスタと称している。
【００２０】
定電流回路１０は、基準の定電圧源３から発生する基準電圧（例えば１．２４Ｖ）を入力するバッファアンプ３１と、このバッファアンプ３１から入力される基準電圧より得られる基準定電流の所定倍（例えば１６倍）の定電流を負荷６に出力する定電流出力回路３２とから構成され、電源電圧源２から電源電圧が供給される。更に、本例の定電流出力回路３２は、出力用の後述するバイポーラトランジスタＱ０５のスイッチングを促進するスイッチング補助回路３２１を有している。
【００２１】
ここで、バッファアンプ３１は、バイポーラトランジスタ（以降単にトランジスタと称する）Ｑ３０、Ｑ３１、Ｑ５７、Ｑ６２、Ｑ５８から成る差動回路３１１と、この差動回路３１１のトランジスタＱ３０、Ｑ３１の共通エミッタとグランド間に挿入される定電流源３１２から構成されている。
【００２２】
定電流源３１２はトランジスタＱ２５、Ｑ３２、Ｑ５４、Ｑ５９、Ｑ２８、Ｑ２６、抵抗Ｒ３５、Ｒ５３、Ｒ４２、Ｒ３６、Ｒ３９、Ｒ４０から成っていて、トランジスタＱ３０、Ｑ３１の共通エミッタ側に定電流を流している。抵抗Ｒ９はバッファアンプ３１の入力抵抗、抵抗Ｒ４１はバッファアンプ３１の出力抵抗で、コンデンサＣ３３は発振止めコンデンサである。
【００２３】
定電流出力回路３２は、基準となるトランジスタＱ２４と、このトランジスタＱ２４にベース電流を流すべくカスコード接続されたＭＯＳトランジスタＭ４８、Ｍ４９と、バッファアンプ３１から入力される基準定電圧を基準定電流に変換する外付けの抵抗（ＲＥＸＴ）Ｒ１４と、ＭＯＳトランジスタＭ４８、Ｍ４９と１対１のカレントミラー回路を形成するＭＯＳトランジスタＭ１１３、Ｍ１１２と、同ＭＯＳトランジスタＭ４８、Ｍ４９と１対１のカレントミラー回路を形成するＭＯＳトランジスタＭ１３６、Ｍ１３４と、１対７のカレントミラー回路を形成し、トランジスタＱ０５にベース電流を供給するトランジスタＱ１０８、Ｑ１０９と、所定の定電流を出力するトランジスタＱ０５と、トランジスタＱ０５から出力される所定の定電流をスイチングするスイッチ回路を形成するＭＯＳトランジスタＭ３１、Ｍ２０と、上記スイッチ回路に設けられ、トランジスタＱ０５のオン動作を促進するスイッチング補助回路３２１とを有している。
【００２４】
尚、スイッチング補助回路３２１の後述する遅延回路３２１１の入力側にはトランジスタＱ０５の出力定電流をスイッチングする制御パルス信号源５が接続され、また、ＭＯＳトランジスタＭ４９のゲートとＭＯＳトランジスタＭ１１２、１３４のゲート間にゲートバイアス調整用の抵抗Ｒ５２とコンデンサＣ３４が挿入されている。
【００２５】
スイッチング補助回路３２１は、制御パルス信号源５から入力される制御パルス信号１００を順次遅延させる遅延回路３２１１と、電荷を蓄積する容量素子であるトランジスタＱ２と、このトランジスタＱ２への電荷蓄積のオンオフを行うＰ型のＭＯＳトランジスタＭ３２と、トランジスタＱ２の蓄積電荷のネットＢ５への放電をオンオフするＭＯＳトランジスタＭ１０６（電圧印加回路）から構成されている。
【００２６】
遅延回路３２１１はＰ型のＭＯＳトランジスタＭ１４、ＭＯＳトランジスタＭ２１と、Ｐ型のＭＯＳトランジスタＭ１１０、ＭＯＳトランジスタＭ２２と、Ｐ型のＭＯＳトランジスタＭ１５、ＭＯＳトランジスタＭ２３と、Ｐ型のＭＯＳトランジスタＭ１６、ＭＯＳトランジスタＭ２４と、Ｐ型のＭＯＳトランジスタＭ１３、ＭＯＳトランジスタＭ１０２とからなる５段のインバータの直列回路から構成され、２段目のインバータの出力（制御パルス信号１００と同相）がＭＯＳトランジスタＭ３１、Ｍ２０のゲートに接続され、３段目のインバータの出力（制御パルス信号１００と逆相）がＰ型のＭＯＳトランジスタＭ３２のゲートに接続され、５段目のインバータの出力（制御パルス信号１００と逆相）がＭＯＳトランジスタＭ１０６のゲートに接続されて、ＭＯＳトランジスタＭ３１、Ｍ２０と、Ｐ型のＭＯＳトランジスタＭ３２及びＭＯＳトランジスタＭ１０６を順番にオン又はオフさせる制御回路を構成している。
【００２７】
次に、本実施形態の動作について説明する。基準の定電圧源３から発生された基準電圧（１．２４Ｖ）は、入力抵抗Ｒ３８を介してバッファアンプ３１に入力され、ここで電流ゲインを稼いで定電流出力回路３２の基準となるトランジスタＱ４４のエミッタに同電位（１．２４Ｖ）で印加される。トランジスタＱ４４のエミッタとグランドとの間には外付けの抵抗Ｒ１４が挿入されているため、トランジスタＱ４４のエミッタに印加された基準電圧は抵抗Ｒ１４にて基準電流に変換されてトランジスタＱ４４のエミッタ側を流れる。
【００２８】
その時、トランジスタＱ４４のベースにはＭＯＳトランジスタＭ４８とＭ１３４を通してトランジスタＱ４４のエミッタ側に上記した基準電流を流す一定の基準ベース電流が流れる。この基準ベース電流は１対１のカレントミラーにより、ＭＯＳトランジスタＭ１１３、Ｍ１１２に流れると共に、ＭＯＳトランジスタＭ１３６、Ｍ１３４に流れる。従って、ＭＯＳトランジスタＭ１１２、Ｍ１３４の共通ドレインには、基準ベース電流の２倍の電流が流れ、この２倍の基準ベース電流が前記共通ドレインに接続されるネットＢ５に流れる。
【００２９】
トランジスタＱ１０８はトランジスタＱ１０９の７倍のサイズとしてあるため、トランジスタＱ１０８にはトランジスタＱ１０９の７倍の電流が流れる。従って、トランジスタＱ１０９には２倍の基準ベース電流が流れ、トランジスタＱ１０８には１４倍の基準ベース電流が流れる。従って、トランジスタＱ１０９、Ｑ１０８の共通のエミッタには１６倍の基準ベース電流が流れる。
【００３０】
ここで、制御パルス信号源５から入力される制御パルス信号１００がローレベルで、ＭＯＳトランジスタＭ３１、Ｍ２０がオフであった場合、上記した１６倍の基準ベース電流はトランジスタＱ０５のベースに流れるため、トランジスタＱ０５のコレクタには抵抗Ｒ１４に流れる基準電流の１６倍の定電流が流れ、これがＬＥＤ等の負荷６に供給されることになる。
【００３１】
その後、制御パルス信号１００がハイレベルになると、この信号が遅延回路３２１１を通してＭＯＳトランジスタＭ３１、Ｍ２０のゲートに印加され、これらトランジスタがオンになる。これにより、ＭＯＳトランジスタＭ１１２、Ｍ１３４の共通ドレインから供給される電流はＭＯＳトランジスタＭ３１を通ってグランド側に流れ、同時にトランジスタＱ０５のベース電流はＭＯＳトランジスタＭ２０を通ってグランド側に流れるため、トランジスタＱ０５がオフして、負荷６への定電流の供給が停止される。
【００３２】
次に、本実施形態のトランジスタＱ０５をスイッチングさせる動作について更に詳しく述べる。まず、制御パルス信号源５から入力される制御パルス信号１００が図２（ａ）に示すようにローレベルからハイレベルになると、図２（ｂ）に示すように遅延回路３２１１によりｔ０時間遅延されて、ＭＯＳトランジスタＭ３１、Ｍ２０のゲートがハイレベルになり、これらＭＯＳトランジスタＭ３１、Ｍ２０がオンになる。これにより、ＭＯＳトランジスタＭ１１２、Ｍ１３４の共通ドレインから供給される電流がグランド側に引き抜かれると同時に、トランジスタＱ０５のベース電流もグランド側に引き抜かれ、トランジスタＱ０５をオフさせる。
【００３３】
その後、図２（ｃ）に示すようにｔ１時間遅延されてＰ型のＭＯＳトランジスタＭ３２のゲートがローレベルになって、このトランジスタをオンする。その後、図２（ｄ）に示すようにｔ２時間遅延されてＭＯＳトランジスタＭ１０６のゲートがローレベルになって、ＭＯＳトランジスタＭ１０６がオフになる。これにより、Ｐ型のＭＯＳトランジスタＭ３２を通して容量素子であるトランジスタＱ２に充電電流が流れ、電荷が蓄積される。
【００３４】
次に、制御パルス信号１００が図２（ａ）に示すようにハイレベルからローレベルになると、図２（ｂ）に示すように遅延回路３２１１によりｔ０時間遅延されて、ＭＯＳトランジスタＭ３１、Ｍ２０のゲートがローレベルになり、これらＭＯＳトランジスタＭ３１、Ｍ２０がオフになる。その後、図２（ｃ）に示すようにｔ１時間遅延されてＰ型のＭＯＳトランジスタＭ３２のゲートがハイレベルになって、このトランジスタをオフする。その後、図２（ｄ）に示すようにｔ２時間遅延されてＭＯＳトランジスタＭ１０６のゲートがハイレベルになって、ＭＯＳトランジスタＭ１０６をオンにする。
【００３５】
これにより、容量素子であるトランジスタＱ２の蓄積電荷がＭＯＳトランジスタＭ１０６を通してネットＢ５に放電され、ネットＢ５の電位を瞬間的に２ＶBE（１．４Ｖ）以上に立ち上げて、トランジスタＱ１０８、Ｑ１０９をオンとし、トランジスタＱ０５をオンとするため、トランジスタＱ５の出力定電流が小さく、且つ高速にスイッチングする場合でも、トランジスタＱ０５を確実にオンとすることができる。
【００３６】
上記動作により、トランジスタＱ１０９、Ｑ１０８がオンすると共に、トランジスタＱ０５がオンして、ＭＯＳトランジスタＭ１１２、Ｍ１３４の共通ドレインからの電流がトランジスタＱ１０９を流れると共に、その７倍の電流がトランジスタＱ１０８を流れるため、基準ベース電流の１６倍の電流がトランジスタＱ０５のベース電流となって流れ、トランジスタＱ０５は基準電流の１６倍の定電流を負荷６に出力する。以降、上記動作の繰り返しにより、トランジスタＱ０５がスイッチングして、出力定電流がスイッチングする。尚、容量素子であるトランジスタＱ２の蓄積電荷は、トランジスタＱ１０９、Ｑ１０８及びトランジスタＱ０５をオンさせるだけの量であるため、トランジスタＱ０５がオンした後のベース電流の多寡に影響を与えることはない。
【００３７】
ここで、例えば、トランジスタＱ０５の出力電流が２ｍＡ制御（ＲＥＸＴ抵抗１１ｋΩ）で、図３（ａ）に示すように、制御パルス信号源５から入力される制御パルス信号１００の周期１μＳ、デューティ（Ｄｕｔｙ）５０％の時、制御パルス信号１００がローレベル（０Ｖ）になって、ＭＯＳトランジスタＭ３１、Ｍ２０がオフになると、図３（ｂ）に示すように、ネットＢ５の電位は１．４Ｖ以上になると共に、図３（ｃ）に示すように、トランジスタＱ０５のベース電位Ａ５も０．７Ｖ以上にすることができ、これらトランジスタがオンになる。従って、図４に示すようにトランジスタＱ０５は出力定電流が小電流で高速スイッチング時でも、基準電流の１６倍の定電流を負荷６に安定に出力することが分かる。
【００３８】
本実施形態によれば、スイッチ回路のＭＯＳトランジスタＭ３１、Ｍ２０がオンからオフして、トランジスタＱ０５をオンさせる際に、容量素子であるトランジスタＱ２の蓄積電荷をネットＢ５に瞬間的に印加して、ネットＢ５の電位を２ＶBE（１．４Ｖ）以上に瞬間的に立ち上げて、トランジスタＱ１０８、Ｑ１０９及びトランジスタＱ０５をオンさせることにより、トランジスタＱ０５の出力電流が２ｍＡ制御（ＲＥＸＴ抵抗１１ｋΩ）で、図３（ａ）に示すように、制御パルス信号１００の周期１μＳ、デューティ（Ｄｕｔｙ）５０％時でも、図３（ｂ）に示すように、ネットＢ５の電位は２ＶBE以上となり、図３（ｃ）に示すように、トランジスタＱ０５のベース電位Ａ５もＶBE以上となって、トランジスタＱ０５をオンさせることができる。それ故、本例では、出力定電流が小さくとも、出力電流の高速のスイッチングを行うことができる。
【００３９】
また、容量素子としてトランジスタＱ２のエミッタ・ベース容量（接合容量）を用いたことにより、このトランジスタＱ２を定電流回路１０を構成する他のトランジスタ素子などと一体にして集積化することにより、ロットのバラツキなどに対応して、常にその回路に適した容量の容量素子を得ることができる。
【００４０】
更に、遅延回路３２１１により制御パルス１００を遅延させて、ＭＯＳトランジスタＭ３１、Ｍ２０が完全にオフした後に、トランジスタＱ２の蓄積電荷をトランジスタＱ０５のベース回路に印加するようにＭＯＳトランジスタＭ１０６のオンタイミングを制御しているため、小出力電流で高速スイッチング時でも、トランジスタＱ０５を確実にオンすることができ、ＬＥＤなどの負荷６を明滅させることができる。
【００４１】
尚、本発明は上記実施形態に限定されることなく、その要旨を逸脱しない範囲において、具体的な構成、機能、作用、効果において、他の種々の形態によっても実施することができる。上記実施形態では定電流回路１０をＬＥＤのドライバとした場合について説明したが、負荷６としてはこれに限ることはない。
【００４２】
【発明の効果】
以上詳細に説明したように、本発明の定電流回路によれば、出力トランジスタがオンからオフする時に容量素子に蓄積された電荷をそのベース回路に瞬間的に放電することにより、出力定電流が小さくとも、高速で出力定電流のスイッチングを行うことができる。
【図面の簡単な説明】
【図１】本発明の定電流回路の一実施形態に係る構成を示した回路図である。
【図２】図１に示した出力用のトランジスタをオンする際のスイッチ回路とスイッチング補助回路の各スイッチ素子のオンオフ順序を説明するタイミングチャートである。
【図３】図１に示した回路の出力定電流のスイッチング動作を説明するタイミングチャートである。
【図４】図１に示した回路の出力電流の変化を示したタイミングチャートである。
【図５】従来の定電流回路の構成例を示した回路図である。
【図６】図５に示した回路の出力定電流のスイッチング動作を説明するタイミングチャートである。
【図７】図５に示した回路の出力電流の変化を示したタイミングチャートである。
【符号の説明】
３ 基準低電圧源
５ 制御パルス信号源
１０ 定電流回路
３１ バッファアンプ
３２ 定電流出力回路
３１１ 差動回路
３１２ 定電流源
３２１ スイッチング補助回路
３２１１ 遅延回路
Ｍ２０、Ｍ３１、Ｍ３２、Ｍ１１２、Ｍ１３４ ＭＯＳトランジスタ
Ｍ１０６ Ｐ型のＭＯＳトランジスタ
Ｑ２、Ｑ０５、Ｑ２０、Ｑ２４、Ｑ３１、Ｑ１０８、Ｑ１０９ トランジスタ
Claims (5)
- 基準のトランジスタのベース電流を所定倍して出力用トランジスタのベースに流すことにより、この出力用トランジスタから所定の定電流を負荷へ出力し且つ、この出力用トランジスタをオンオフして、前記所定の定電流出力をスイッチングする機能を備えた定電流回路において、
前記出力用トランジスタがオフしている期間に電荷を蓄積する容量素子と、
前記出力用トランジスタにベース電流を供給するベース回路に、前記出力用トランジスタがオフからオンになる時に前記容量素子に蓄積された電荷を印加する電圧印加回路と、
を具備することを特徴とする定電流回路。 - 前記出力用トランジスタのベース回路は、１対ｎのカレントミラー回路を含み、この１対ｎのカレントミラー回路を通して前記所定倍のベース電流が前記出力用トランジスタに供給されることを特徴とする請求項１に記載の定電流回路。
- 前記容量素子はトランジスタの接合容量であることを特徴とする請求項１又は２に記載の定電流回路。
- 前記出力用トランジスタの前記ベース回路から電流が引き抜かれない状態になった後に、前記電圧印加回路により前記容量素子に蓄積された電荷が前記ベース回路に印加されるようにする制御回路を設けたことを特徴とする請求項１乃至３のいずれか１項に記載の定電流回路。
- 前記負荷は発光ダイオードであることを特徴とする請求項
１乃至４のいずれか１項に記載の定電流回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001293921A JP3655859B2 (ja) | 2001-09-26 | 2001-09-26 | 定電流回路 |
| TW091121252A TW583523B (en) | 2001-09-26 | 2002-09-17 | Constant current circuit |
| KR1020020057827A KR100560703B1 (ko) | 2001-09-26 | 2002-09-24 | 정전류회로 |
| US10/253,878 US6791397B2 (en) | 2001-09-26 | 2002-09-25 | Constant current circuit for controlling variation in output current duty caused by the input capacitance of a current mirror circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001293921A JP3655859B2 (ja) | 2001-09-26 | 2001-09-26 | 定電流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003099137A JP2003099137A (ja) | 2003-04-04 |
| JP3655859B2 true JP3655859B2 (ja) | 2005-06-02 |
Family
ID=19115612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001293921A Expired - Lifetime JP3655859B2 (ja) | 2001-09-26 | 2001-09-26 | 定電流回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6791397B2 (ja) |
| JP (1) | JP3655859B2 (ja) |
| KR (1) | KR100560703B1 (ja) |
| TW (1) | TW583523B (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4122910B2 (ja) * | 2002-09-24 | 2008-07-23 | ミツミ電機株式会社 | 電源供給回路 |
| TWI245250B (en) * | 2003-02-06 | 2005-12-11 | Nec Electronics Corp | Current-drive circuit and apparatus for display panel |
| KR20050045748A (ko) * | 2003-11-12 | 2005-05-17 | (주)크레스라이트 | 발광다이오드용 정전류회로 |
| US7498690B2 (en) * | 2004-12-01 | 2009-03-03 | Texas Instruments Incorporated | System and method for regulating power in a multiple-output switching converter |
| JP4622499B2 (ja) * | 2004-12-15 | 2011-02-02 | 富士電機システムズ株式会社 | バイアス電流回路 |
| JP4026665B1 (ja) * | 2006-09-07 | 2007-12-26 | オンキヨー株式会社 | ローパスフィルタ及びそれに用いられる電圧電流変換回路 |
| JP4874887B2 (ja) * | 2007-07-20 | 2012-02-15 | 株式会社東芝 | 高周波半導体スイッチ装置 |
| JP5174421B2 (ja) * | 2007-10-19 | 2013-04-03 | パナソニック株式会社 | 電池パック、及び電池システム |
| KR101789309B1 (ko) | 2009-10-21 | 2017-10-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 아날로그 회로 및 반도체 장치 |
| JP2012124581A (ja) | 2010-12-06 | 2012-06-28 | Toshiba Corp | Ｌｅｄドライバ回路、および、ｌｅｄドライバシステム |
| US8710505B2 (en) * | 2011-08-05 | 2014-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP6008496B2 (ja) * | 2011-12-21 | 2016-10-19 | エスアイアイ・セミコンダクタ株式会社 | ボルテージレギュレータ |
| JP5801333B2 (ja) * | 2013-02-28 | 2015-10-28 | 株式会社東芝 | 電源回路 |
| US20210286394A1 (en) * | 2020-03-14 | 2021-09-16 | Vidatronic, Inc. | Current reference circuit with current mirror devices having dynamic body biasing |
| CN112803721B (zh) * | 2020-12-30 | 2022-03-11 | 合肥视涯技术有限公司 | 一种电压转换器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3924143A (en) * | 1974-11-29 | 1975-12-02 | Sperry Rand Corp | Constant rise time controller for current pulse |
| US4127783A (en) * | 1977-04-25 | 1978-11-28 | Motorola, Inc. | Regulated constant current circuit |
| JP4015319B2 (ja) * | 1999-07-12 | 2007-11-28 | 富士通株式会社 | 定電流発生回路および差動増幅回路 |
| JP3526432B2 (ja) | 1999-09-14 | 2004-05-17 | 東芝マイクロエレクトロニクス株式会社 | 定電流回路 |
| KR100368982B1 (ko) * | 1999-11-30 | 2003-01-24 | 주식회사 하이닉스반도체 | 씨모스 정전류 레퍼런스 회로 |
-
2001
- 2001-09-26 JP JP2001293921A patent/JP3655859B2/ja not_active Expired - Lifetime
-
2002
- 2002-09-17 TW TW091121252A patent/TW583523B/zh not_active IP Right Cessation
- 2002-09-24 KR KR1020020057827A patent/KR100560703B1/ko not_active IP Right Cessation
- 2002-09-25 US US10/253,878 patent/US6791397B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW583523B (en) | 2004-04-11 |
| US20030071677A1 (en) | 2003-04-17 |
| JP2003099137A (ja) | 2003-04-04 |
| US6791397B2 (en) | 2004-09-14 |
| KR100560703B1 (ko) | 2006-03-16 |
| KR20030026874A (ko) | 2003-04-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3655859B2 (ja) | 定電流回路 | |
| JPH06326573A (ja) | 差分信号用遅延回路 | |
| US4835420A (en) | Method and apparatus for signal level conversion with clamped capacitive bootstrap | |
| TWI702797B (zh) | 輸出電路 | |
| JP6848936B2 (ja) | スイッチング素子の駆動回路 | |
| JP4315724B2 (ja) | バンドギャップ型基準電圧回路のスタートアップ回路 | |
| JP2000111867A (ja) | 液晶駆動電源回路 | |
| JP3134991B2 (ja) | ディレィ回路 | |
| JP3802409B2 (ja) | バイアス回路及び電源装置 | |
| DE10103075A1 (de) | Operationsverstärker mit vergrößertem Ausgangsbereich | |
| JPH03227119A (ja) | Ｅｃｌ論理回路 | |
| JP4122910B2 (ja) | 電源供給回路 | |
| JP3721924B2 (ja) | 半導体集積回路 | |
| JP2638252B2 (ja) | 高速バス回路 | |
| JP4581231B2 (ja) | 電圧駆動型半導体素子のゲート駆動回路 | |
| JP7338985B2 (ja) | 駆動回路 | |
| JP3687477B2 (ja) | パワーオンリセット回路 | |
| US7015683B1 (en) | JFET switch select circuit | |
| JPS635297Y2 (ja) | ||
| JP4768653B2 (ja) | 演算増幅器 | |
| US20030155957A1 (en) | Circuit arrangement for pulse generation | |
| KR100213391B1 (ko) | 고속 구동정지기능을 갖춘 푸쉬-풀 구동회로 | |
| JP2776621B2 (ja) | 出力回路 | |
| JPS5854B2 (ja) | ヒカクキ | |
| JPH07303038A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041111 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041130 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050127 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050222 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050304 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080311 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090311 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100311 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100311 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110311 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120311 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130311 Year of fee payment: 8 |