JP3721924B2 - 半導体集積回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、スイッチング電源用などの半導体集積回路で、特に、スイッチング電源などをソフトスタートさせる機能を有する半導体集積回路に関する。
【０００２】
【従来の技術】
図４は、ソフトスタート機能を有するスイッチング電源回路の構成図である。この構成図は、スイッチング電源用の半導体集積回路５１（以下、ＩＣという）と、外付けのＣＲ回路５９ａ、５９ｂと、Ｃ回路６０と、ＦＢ回路５７と、このＩＣ５１で制御されるＭＯＳＦＥＴ５２と、トランス５３と、直流電源５８と、トランス５３の出力側に接続される図示しないダイオードと、出力電圧検出部５５と、この出力電圧検出部５５からのフィードバック信号で駆動されるフォトカプラー５６とで構成される。図中の５４は負荷である。また、ＶDDはＩＣ５１の電源電圧である。尚、前記のＣはコンデンサ、Ｒは抵抗、ＦＢはフィードバックを示す。
【０００３】
図４において、スイッチング電源回路が起動した後（電源が投入された後）、ＩＣ５１の電源電圧ＶDDは短時間で上昇し、最終到達電圧に達するが、Ｃ５１、Ｃ５２、Ｃ５３の電圧は徐々に上昇する。このとき、ＩＣ５１のＯＵＴ端子から、時間と共に、パルス幅が広くなる矩形波電圧が出力され、この矩形波電圧がＭＯＳＦＥＴ５２のゲートに与えられると、トランス５３を介して負荷５４へ供給される電力は、時間と共に増大する。つまり、電源投入後、負荷５４への電力供給をソフトスタートさせる。
【０００４】
また、負荷５４へ供給される電圧が低下した場合、電圧検出部５５から出力される検出電圧でフォトカプラー５６が動作し、このフォトカプラー５６の出力電流が減少する。この減少した電流をＦＢ回路５７に入力して、ＦＢ回路５７からＦＢ端子に低い電圧が出力される。この低い電圧をＩＣ５１が受けると、ＯＵＴ端子から広いパルス幅の矩形波電圧が出力されて、負荷５４への供給電圧を上昇させて、電圧低下を補償し、一定の高さの電圧が常時、負荷に供給される。
【０００５】
図５は、従来のスイッチング電源用ＩＣの回路図である。このＩＣ５１は、ＯＰアンプ６５（演算増幅器）で構成されたボルテージフォロア回路６３と、ＯＰアンプ６６で構成された反転増幅回路６４と、第１バイブレータ６７と、第２バイブレータ６８と、ダイオードＤ６１、Ｄ６２と、抵抗Ｒ６１、Ｒ６２、Ｒ６３と、ＡＮＤ回路７０と、バッファ回路７１と、クロック回路６９とが形成される半導体チップ６１と、この半導体チップ６１とボンディングワイヤで接続される各端子とで構成される。各端子は、外部のＲＣ回路５９ａ、５９ｂの抵抗とコンデンサの接続点と接続するＣＳ端子、ＣＲ１端子、ＣＲ２端子および出力端子であるＯＵＴ端子と、フィードバック信号をフォトカプラー５６とＦＢ回路５７を経由して半導体チップ５１に伝送するＦＢ端子とで構成されている。
【０００６】
図６は、図５の回路の動作波形で、同図（ａ）は各点の波形、同図（ｂ）は同図（ａ）のｆ点の波形を時間軸を長くして表したものである。
図４と図５および図６を用いて、ＩＣ５１の動作と各部の波形を説明する。電源が投入されると、ａ点のＣＳ端子からボルテージフォロア回路６３に、徐々に上昇するＣＲ回路５９ａのコンデンサＣ５１の電圧（図６（ａ）のａ点の波形）が入力される。このボルテージフォロア回路６３の出力電圧であるｂ点の電圧（図６（ａ）のｂ点の波形）も徐々に上昇し、この電圧が反転増幅回路６４に入力され、この電圧が、基準電圧Ｅを超えるまでの期間は、一定の高い電圧（ＶＤＤ）が出力され、基準電圧Ｅを超えた時点から、反転増幅回路６４の出力電圧であるｃ点の電圧は、コンデンサＣ５１電圧の上昇に伴って、減少する（図６（ａ）のｃ点の波形）。
【０００７】
ｄ点の電圧は、Ｃ５３の電圧であり、クロック回路６９から出力されるクロック信号が第１バイブレータ６７に入力されるまでは、ＶＤＤからＲ６３を介して充電されて、ＶＤＤの電圧となっている。クロック信号が第１バイブレータ６７に入力されると、第１バイブレータ６７が動作して、Ｃ５３を放電させる。そのため、ｄ点の電圧は低下する。この電圧が所定の値になった時点で、第１バイブレータ６７への放電は停止し、入力段回路６２からＣ５３へ充電電流が流れてｄ点の電圧は上昇し、再びＶＤＤに戻る。このとき、負荷への供給電圧は小さいために、ＦＢ端子からの流入電流の寄与は極めて小さい。
【０００８】
ｄ点の電圧の上昇率は、入力段回路６２からの電流の大きさに依存する。この電流の大きさは、ｃ点の電圧の高さに依存する。従って、ｃ点の電圧が時間と共に低下する領域では、ｄ点の電圧の上昇率は時間と共に低下する。従って、ｄ点の電圧の落ち込み期間は、時間と共に拡大する（図６（ａ）のｄ点の波形）。
このｄ点の電圧と、クロック回路６９からのクロック信号（図６（ａ）のｃｋの波形）が、第１バイブレータ６７に入力されると、第１バイブレータ６７のＱ端子から、クロック信号に同期して、ｃ点の電圧がＶＤＤの期間では、狭い一定のパルス幅の信号、ｃ点の電圧が時間と共に低くなる期間では、時間と共にパルス幅（Ｗ１）（ｃ点の落ち込み期間と一致する）が拡大する矩形波信号が出力される（図６（ａ）のｅ１点の波形）。
【０００９】
一方、Ｃ５２の電圧は、クロック信号が第２バイブレータ６８へ入力されるまでは、Ｒ５２を介して充電され、ＶＤＤの電圧となっている。クロック信号が入力されると、第２バイブレータ６８が動作して、Ｃ５２を放電させる。そのため、Ｃ５２の電圧は低下する。この電圧が所定の値になった時点で、第２バイブレータ６８への放電は停止し、Ｒ５２を介して充電電流が流れて、Ｃ５２の電圧は上昇し、再びＶＤＤに戻る。このＣ５２の電圧の上昇率はＣ５２×Ｒ５２の時定数で決まり一定である。そのため、Ｃ５２の電圧の落ち込み期間も一定である。
【００１０】
このＣ５２の電圧とクロック信号が第２バイブレータ６８に入力されると、第２バイブレータ６８のＱバー端子から、クロック信号と同期し、Ｑ端子からの出力信号とは逆相の信号で、パルス幅（Ｗ２）が一定の矩形波信号が出力される（図６（ａ）のｅ２点の波形）。
前記のＱ端子から出力されるパルス幅が徐々に広がる矩形波信号と、Ｑバー端子から出力される一定のパルス幅の矩形波信号とをＡＮＤ回路７０に入力すると、ＡＮＤ回路７０の出力信号は、Ｑの矩形波信号のパルス幅がＱバーの矩形波信号のパルス幅より小さい期間は、パルス幅が零で、大きくなった時点から、パルス幅（ΔＷ）が徐々に広がる矩形波信号が出力される（図６（ａ）のｆ点の波形）。この信号をバッファ回路７１に入力し、バッファ回路７１から、図４のＭＯＳＦＥＴ５２を駆動できるゲート信号に整形して、ＯＵＴ端子に出力する。このＯＵＴ端子から、初期のバルス幅が零で、徐々にパルス幅が広がる矩形形電圧が出力される。この矩形波電圧でＭＯＳＦＥＴ５２が駆動されると、前記したように、負荷５４に徐々に増大する電力が供給され、負荷５４への電力供給がソフトスタートされる。
【００１１】
前記したように、定常状態において、負荷５４に供給される電圧が低下した場合は、ＦＢ端子から印加されるフィードバック電圧も低下し、そのためＣ５３の電圧が低下し、ＯＵＴ端子からの出力電圧のパルス幅が拡がる。その結果、負荷５４へは、低下した電圧を補償する電圧が供給されて、負荷への供給電圧は一定の電圧に戻る。
【００１２】
【発明が解決しようとする課題】
前記の従来の半導体集積回路では、このソフトスタート機能を、ボルテージフォロア回路と反転増幅回路で構成される回路に持たせていた。しかし、これらの回路を構成する部品点数は数十点と極めて多い。そのために、従来の半導体集積回路は製造コストが高かった。
【００１３】
この発明の目的は、前記の課題を解決して、部品点数が少なく、製造コストが低い、ソフトスタート機能を有する半導体集積回路を提供することにある。
【００１４】
【課題を解決するための手段】
前記の目的を達成するために、電源電圧を外部のそれぞれコンデンサの一端と抵抗の一端が接続されてなる第１ＣＲ直列回路と第２ＣＲ直列回路の抵抗の他端にそれぞれ印加し、第１ＣＲ直列回路を構成する第１コンデンサの一端の電圧を印加する入力段回路と、該入力段回路の出力電圧とフィードバック電圧とをそれぞれ抵抗を介して外部コンデンサに印加し、該外部コンデンサ電圧とクロック信号に基づいてパルス幅とパルスの開始タイミングがそれぞれ定まる正相の第１矩形波信号を出力する第１バイブレータと、前記第２ＣＲ直列回路を構成する第２コンデンサの一端の電圧とクロック信号に基づいてパルス幅とパルスの開始タイミングがそれぞれ定まる、前記第１矩形波信号とは逆相の第２矩形波信号を出力する第２バイブレータと、前記第１矩形波信号と第２矩形波信号との論理和を出力するＡＮＤ回路とを具備し、電源投入後時間とともにパルス幅が拡大し、所定時間経過後は一定のパルス幅となるパルス信号を前記ＡＮＤ回路から出力する半導体集積回路において、前記フィードバック電圧は前記ＡＮＤ回路の出力によりスイッチング素子のスイッチング動作が制御されるスイッチング電源の出力電圧を検出して生成されるものであって、前記スイッチング電源から負荷に供給される前記出力電圧が低下すると前記フィードバック電圧も低下し、前記入力段回路が、ｐチャネルＭＯＳＦＥＴで構成され、該ｐチャネルＭＯＳＦＥＴのソースに電源電圧が印加され、前記ｐチャネルＭＯＳＦＥＴのゲートに、前記第1ＣＲ直列回路を構成する第１コンデンサの一端の電圧が印加され、前記ｐチャネルＭＯＳＦＥＴのドレインから、入力段回路の出力信号が出力される構成とする。
【００１５】
前記入力段回路が、２段の電流ミラー回路で構成され、第1のｐチャネルＭＯＳＦＥＴおよび第１，第２のｎチャネルＭＯＳＦＥＴを有し、前記第1のｐチャネルＭＯＳＦＥＴのドレイン，前記第1のｎチャネルＭＯＳＦＥＴのドレインとゲートおよび前記第２のｎチャネルＭＯＳＦＥＴのゲートが接続され、前記電源電圧が前記第1のｐチャネルＭＯＳＦＥＴのソースに接続され、前記第1ＣＲ直列回路を構成する第１コンデンサの一端の電圧が前記第1のｐチャネルＭＯＳＦＥＴのゲートに入力される１段目の電流ミラー回路と、第２，第３のｐチャネルＭＯＳＦＥＴを有し、前記第２のｐチャネルＭＯＳＦＥＴのドレインとゲートおよび前記第３のｐチャネルＭＯＳＦＥＴのゲートが前記第２のｎチャネルＭＯＳＦＥＴのドレインに接続され、前記電源電圧が前記第２，第３のｐチャネルＭＯＳＦＥＴのソースに接続され、前記第３のｐチャネルＭＯＳＦＥＴのドレインから前記入力段回路の出力信号を出力する２段目の電流ミラー回路とを具備する構成とするとよい。さらに、前記第２のｐチャネルＭＯＳＦＥＴのドレインに接続され該接続点から流れ込む電流が、前記ＡＮＤ回路の出力によりスイッチング素子のスイッチング動作が制御されるスイッチング電源の出力電圧を検出して生成されるフィードバック信号に応じて変化するフィードバック回路を設け、前記スイッチング電源から負荷に供給される前記出力電圧が低下すると前記接続点から前記フィードバック回路に流れ込む電流が小さくなるようにした構成とするとよい。
【００１６】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体集積回路を示す図である。半導体集積回路（ＩＣ１）は、従来の点線で示したＩＣ５１の部分に相当する回路図を示す。また、入力段回路２は、図５の入力段回路６２に相当しており、この発明では、ｐチャネルＭＯＳＦＥＴ３と抵抗Ｒ３で構成されている。ＶＤＤ端子とｐチャネルＭＯＳＦＥＴ３のソースと接続し、ＣＳ端子とｐチャネルＭＯＳＦＥＴ３のゲートと接続し、ｐチャネルＭＯＳＦＥＴ３のドレインと抵抗Ｒ３の一端と接続し、Ｒ３の他端とＣＲ１端子を介してコンデンサＣ１の一端と接続する。この入力段回路２の機能は、図５の入力段回路６２と同じであるが、部品点数が２個と、大幅に低減している。そのため、製造コストが大幅に低減できる。
【００１７】
図１において、電源が投入されたとき、コンデンサＣ０の電圧は徐々に上昇する。そのため、ｐチャネルＭＯＳＦＥＴ３のゲートには、ＶＤＤ−Ｃ０のゲート電圧が印加される。このゲート電圧は、しきい値電圧に対して高い電圧であるため、ｐチャネルＭＯＳＦＥＴ３はオン状態となり、ｐチャネルＭＯＳＦＥＴとＲ３を介して流れる電流がＣ１に流入する。Ｃ０の電圧が時間と共に上昇すると、ゲート電圧が低くなり、ｐチャネルＭＯＳＦＥＴ３に流れる電流は絞られる。さらにゲート電圧が低くなり、しきい値以下になるとｐチャネルＭＯＳＦＥＴ３はオフ状態となりＣ１に流れる電流は停止する。
【００１８】
ｈ点の電圧は、初期がＶＤＤで、時間と共に低下する波形となり、図６（ａ）のｃ点の電圧の一定領域後の波形に相当する。
従って、Ｃ１、第１バイブレータ４の出力、第２バイブレータ５の出力およびＡＮＤ回路６の出力の各波形は、図６（ａ）のｄ点、ｅ１、ｅ２おとびｆの波形と同等の波形となる。そのため、バッファ回路７を介してＯＵＴ端子から、初期のバルス幅が零で、徐々にパルス幅が広がる矩形形電圧が出力される。この矩形波電圧でＭＯＳＦＥＴ５２が駆動されると、負荷５４に徐々に増大する電力が供給され、負荷５４への電力供給がソフトスタートされる。
【００１９】
尚、入力段回路２以外の箇所は図５の入力段回路６２以外の箇所に相当し、図中のＤ１１はＤ６２、Ｒ１１はＲ６２、Ｒ１はＲ６３、４は６７、５は６８、６は７０、７は７１、８は６９に相当する。また、負荷へ電力供給を速く立ち上げるために、図中のＲ３を削除する場合もあり得る。
図２は、この発明の第２実施例の半導体集積回路を示す図である。図１に相当する箇所が、電流ミラー回路が２段で構成されている。ＶＤＤ端子とｐチャネルＭＯＳＦＥＴ２１、２２、２３のソースと接続し、ＣＳ端子とｐチャネルＭＯＳＦＥＴ２１のゲートと接続し、ｐチャネルＭＯＳＦＥＴ２１のドレインとｎチャネルＭＯＳＦＥＴ２４のドレイン接続する。ｎチャネルＭＯＳＦＥＴ２４のドレインとｎチャネルＭＯＳＦＥＴ２５のゲートと接続する。ｐチャネルＭＯＳＦＥＴ２２のドレインとｐチャネルＭＯＳＦＥＴ２３のゲートを接続する。ｐチャネルＭＯＳＦＥＴ２２のドレインとｎチャネルＭＯＳＦＥＴ２５のドレインを接続する。ｎチャネルＭＯＳＦＥＴ２４のソースと、ｎチャネルＭＯＳＦＥＴ２５のソースと、グランドＧＮＤをそれぞれ接続する。ｐチャネルＭＯＳＦＥＴ２３のドレインと抵抗Ｒ２１の一端を接続する。
【００２０】
１段目の電流ミラー回路は、ｐチャネルＭＯＳＦＥＴ２１、ｎチャネルＭＯＳＦＥＴ２４、ｎチャネルＭＯＳＦＥＴ２５で構成され、２段目の電流ミラー回路は、ｐチャネルＭＯＳＦＥＴ２２、ｐチャネルＭＯＳＦＥＴ２３、ｎチャネルＭＯＳＦＥＴ２５で構成される。ｐチャネルＭＯＳＦＥＴ２３のドレインと抵抗Ｒ２１を接続する。入力段回路２０の入力はｐチャネルＭＯＳＦＥＴ２１のゲートで、出力は抵抗Ｒ２１の他端である。
【００２１】
図１と違って、電流ミラー回路を構成する各ＭＯＳＦＥＴの面積を変えることで、入力段回路２０の出力電流（ｐチャネルＭＯＳＦＥＴ２３のドレイン電流）を任意に変えることができる。その結果、ＣＲ１端子に接続するＣ１の電圧の落ち込み期間が時間と共に拡大する割合を任意に調整できる。
この回路は、図１よりは、部品点数は多いが、図５の回路に比べるとやはり大幅に低減している。そのため、製造コストも低減できる。
【００２２】
尚、負荷へ電力供給を速く立ち上げるために、図中のＲ２１を削除する場合もあり得る。
図３は、この発明の第３実施例の半導体集積回路を示す図である。図１の回路のＦＢ端子と接続するＦＢ回路１０とフォトカプラー１１を除去し、図２の回路のｐチャネルＭＯＳＦＥＴ２２に相当するｐチャネルＭＯＳＦＥＴ３２のドレインに、ＦＢ信号伝送の回路であるフォトカプー３７とＦＢ回路３８を追加し、接続した回路である。尚、図中の３１、３３、３４、３５およびＲ３１は、図２の２１、２３、２４、２５およびＲ２１にそれぞれ相当する。
【００２３】
電源投入時の入力段回路３０の動作は、図２の入力段回路２０と同じであるので、説明は省略する。
定常状態で、負荷に印加される電圧が低下すると、ＦＢ回路３８に流れ込む電流が小さくなり、ｐチャネルＭＯＳＦＥＴ３３のドレイン電流が小さくなる。これは入力段回路３０の出力電流が小さくなることを意味する。この入力段回路３０の出力電流が小さくなると、前記で説明したように、ＩＣ１のＯＵＴ端子から出力される矩形波電圧のパルス幅が拡がり、負荷に供給される電圧は上昇する。その結果、電圧低下は補償されて一定の電圧が負荷に供給される。
この回路は、図５の回路と比べると部品点数は大幅に低減している。そのため製造コストも低減できる。
【００２４】
【発明の効果】
この発明によれば、従来のボルテージフォロワ回路と反転増幅回路で構成される入力段回路を、ＭＯＳＦＥＴ１個または２段の電流ミラー回路で構成することで、大幅に部品点数を低減できる。その結果、製造コストの低減ができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体集積回路を示す図
【図２】この発明の第２実施例の半導体集積回路を示す図
【図３】この発明の第３実施例の半導体集積回路を示す図
【図４】ソフトスタート機能を有するスイッチング電源回路の構成図
【図５】従来のスイッチング電源用ＩＣの回路図
【図６】図５の回路の動作波形で、（ａ）は各点の波形、（ｂ）は（ａ）のｆ点の波形を時間軸を長くして表した図
【符号の説明】
１ ＩＣ
２ 入力段回路
３ ｐチャネルＭＯＳＦＥＴ
４ 第１バイブレータ
５ 第２バイブレータ
６ ＡＮＤ回路
７ バッファ回路
８ クロック回路
９ 半導体チップ
１０、３８ ＦＢ回路
１１、３７ フォトカプラー
２１、２２、２３、３１、３２、３３ ｐチャネルＭＯＳＦＥＴ
２４、２５、３４、３５ ｎチャネルＭＯＳＦＥＴ
Ｃ０、Ｃ１、Ｃ２ コンデンサ
Ｒ０、Ｒ１、Ｒ２、Ｒ３、Ｒ１１、Ｒ２１、Ｒ３１ 抵抗
Ｄ１１ ダイオード

Claims (3)

1. 電源電圧を外部のそれぞれコンデンサの一端と抵抗の一端が接続されてなる第１ＣＲ直列回路と第２ＣＲ直列回路の抵抗の他端にそれぞれ印加し、第１ＣＲ直列回路を構成する第１コンデンサの一端の電圧を印加する入力段回路と、該入力段回路の出力電圧とフィードバック電圧とをそれぞれ抵抗を介して外部コンデンサに印加し、該外部コンデンサ電圧とクロック信号に基づいてパルス幅とパルスの開始タイミングがそれぞれ定まる正相の第１矩形波信号を出力する第１バイブレータと、前記第２ＣＲ直列回路を構成する第２コンデンサの一端の電圧とクロック信号に基づいてパルス幅とパルスの開始タイミングがそれぞれ定まる、前記第１矩形波信号とは逆相の第２矩形波信号を出力する第２バイブレータと、前記第１矩形波信号と第２矩形波信号との論理和を出力するＡＮＤ回路とを具備し、電源投入後時間とともにパルス幅が拡大し、所定時間経過後は一定のパルス幅となるパルス信号を前記ＡＮＤ回路から出力する半導体集積回路において、
   前記フィードバック電圧は前記ＡＮＤ回路の出力によりスイッチング素子のスイッチング動作が制御されるスイッチング電源の出力電圧を検出して生成されるものであって、前記スイッチング電源から負荷に供給される前記出力電圧が低下すると前記フィードバック電圧も低下し、 前記入力段回路が、ｐチャネルＭＯＳＦＥＴで構成され、該ｐチャネルＭＯＳＦＥＴのソースに電源電圧が印加され、前記ｐチャネルＭＯＳＦＥＴのゲートに、前記第1ＣＲ直列回路を構成する第１コンデンサの一端の電圧が印加され、前記ｐチャネルＭＯＳＦＥＴのドレインから、入力段回路の出力信号が出力されることを特徴とする半導体集積回路。
2. 電源電圧を外部のそれぞれコンデンサの一端と抵抗の一端が接続されてなる第１ＣＲ直列回路と第２ＣＲ直列回路の抵抗の他端にそれぞれ印加し、第１ＣＲ直列回路を構成する第１コンデンサの一端の電圧を印加する入力段回路と、該入力段回路の出力電圧とフィードバック電圧とをそれぞれ抵抗を介して外部コンデンサに印加し、該外部コンデンサ電圧とクロック信号に基づいてパルス幅とパルスの開始タイミングがそれぞれ定まる正相の第１矩形波信号を出力する第１バイブレータと、前記第２ＣＲ直列回路を構成する第２コンデンサの一端の電圧とクロック信号に基づいてパルス幅とパルスの開始タイミングがそれぞれ定まる、前記第１矩形波信号とは逆相の第２矩形波信号を出力する第２バイブレータと、前記第１矩形波信号と第２矩形波信号との論理和を出力するＡＮＤ回路を具備し、電源投入後時間とともにパルス幅が拡大し、所定時間経過後は一定のパルス幅となるパルス信号を前記ＡＮＤ回路から出力する半導体集積回路において、
   前記フィードバック電圧は前記ＡＮＤ回路の出力によりスイッチング素子のスイッチング動作が制御されるスイッチング電源の出力電圧を検出して生成されるものであって、前記スイッチング電源から負荷に供給される前記出力電圧が低下すると前記フィードバック電圧も低下し、
   前記入力段回路が、２段の電流ミラー回路で構成され、
   第1のｐチャネルＭＯＳＦＥＴおよび第１，第２のｎチャネルＭＯＳＦＥＴを有し、前記第1のｐチャネルＭＯＳＦＥＴのドレイン，前記第1のｎチャネルＭＯＳＦＥＴのドレインとゲートおよび前記第２のｎチャネルＭＯＳＦＥＴのゲートが接続され、前記電源電圧が前記第1のｐチャネルＭＯＳＦＥＴのソースに接続され、前記第1ＣＲ直列回路を構成する第１コンデンサの一端の電圧が前記第1のｐチャネルＭＯＳＦＥＴのゲートに入力される１段目の電流ミラー回路と、
   第２，第３のｐチャネルＭＯＳＦＥＴを有し、前記第２のｐチャネルＭＯＳＦＥＴのドレインとゲートおよび前記第３のｐチャネルＭＯＳＦＥＴのゲートが前記第２のｎチャネルＭＯＳＦＥＴのドレインに接続され、前記電源電圧が前記第２，第３のｐチャネルＭＯＳＦＥＴのソースに接続され、前記第３のｐチャネルＭＯＳＦＥＴのドレインから前記入力段回路の出力信号を出力する２段目の電流ミラー回路とを具備することを特徴とする半導体集積回路。
3. 電源電圧を外部のそれぞれコンデンサの一端と抵抗の一端が接続されてなる第１ＣＲ直列回路と第２ＣＲ直列回路の抵抗の他端にそれぞれ印加し、第１ＣＲ直列回路を構成する第１コンデンサの一端の電圧を印加する入力段回路と、該入力段回路の出力電圧を抵抗を介して外部コンデンサに印加し、該外部コンデンサ電圧とクロック信号に基づいてパルス幅とパルスの開始タイミングがそれぞれ定まる正相の第１矩形波信号を出力する第１バイブレータと、前記第２ＣＲ直列回路を構成する第２コンデンサの一端の電圧とクロック信号に基づいてパルス幅とパルスの開始タイミングがそれぞれ定まる、前記第１矩形波信号とは逆相の第２矩形波信号を出力する第２バイブレータと、前記第１矩形波信号と第２矩形波信号との論理和を出力するＡＮＤ回路を具備し、電源投入後時間とともにパルス幅が拡大し、所定時間経過後は一定のパルス幅となるパルス信号を前記ＡＮＤ回路から出力する半導体集積回路において、
   前記入力段回路が、２段の電流ミラー回路で構成され、
   第1のｐチャネルＭＯＳＦＥＴおよび第１，第２のｎチャネルＭＯＳＦＥＴを有し、前記第1のｐチャネルＭＯＳＦＥＴのドレイン，前記第1のｎチャネルＭＯＳＦＥＴのドレインとゲートおよび前記第２のｎチャネルＭＯＳＦＥＴのゲートが接続され、前記電源電圧が前記第1のｐチャネルＭＯＳＦＥＴのソースに接続され、前記第1ＣＲ直列回路を構成する第１コンデンサの一端の電圧が前記第1のｐチャネルＭＯＳＦＥＴのゲートに入力される１段目の電流ミラー回路と、
   第２，第３のｐチャネルＭＯＳＦＥＴを有し、前記第２のｐチャネルＭＯＳＦＥＴのドレインとゲートおよび前記第３のｐチャネルＭＯＳＦＥＴのゲートが前記第２のｎチャネルＭＯＳＦＥＴのドレインに接続され、前記電源電圧が前記第２，第３のｐチャネルＭＯＳＦＥＴのソースに接続され、前記第３のｐチャネルＭＯＳＦＥＴのドレインから前記入力段回路の出力信号を出力する２段目の電流ミラー回路とを具備し、前記第２のｐチャネルＭＯＳＦＥＴのドレインに接続され該接続点から流れ込む電流が、前記ＡＮＤ回路の出力によりスイッチング素子のスイッチング動作が制御されるスイッチング電源の出力電圧を検出して生成されるフィードバック信号に応じて変化するフィードバック回路を設け、前記スイッチング電源から負荷に供給される前記出力電圧が低下すると前記接続点から前記フィードバック回路に流れ込む電流が小さくなるようにしたことを特徴とする半導体集積回路。

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