JP2776621B2 - 出力回路 - Google Patents
出力回路Info
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- JP2776621B2 JP2776621B2 JP2200241A JP20024190A JP2776621B2 JP 2776621 B2 JP2776621 B2 JP 2776621B2 JP 2200241 A JP2200241 A JP 2200241A JP 20024190 A JP20024190 A JP 20024190A JP 2776621 B2 JP2776621 B2 JP 2776621B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は集積化された出力回路に関し、特にパワーMO
SFETの直結駆動など、容量性負荷を駆動するのに有利な
トーテンポール型の出力回路に関する。
SFETの直結駆動など、容量性負荷を駆動するのに有利な
トーテンポール型の出力回路に関する。
［従来の技術］ 第３図は従来例の出力回路の回路図、第４図はその入
出力波形図である。この種の出力回路は容量性負荷に有
利なトーテンポール型出力段と、定電流回路と、制御回
路とにより構成されている。この出力段は、NPNトラン
ジスタ１のベースにNPNトランジスタ２のエミッタを接
続して第１のダーリントン接続回路を構成してNPNトラ
ンジスタ1,2の各々のコレクタを電源端子３に接続する
一方、NPNトランジスタ４のベースにNPNトランジスタ５
のエミッタを接続し、NPNトランジスタ５のコレクタを
コレクタベースショートしてダイオード接続されたNPN
トランジスタ６のエミッタを通してNPNトランジスタ４
のコレクタに接続した第２のダーリントン接続回路を構
成し、NPNトランジスタ１のエミッタとNPNトランジスタ
４のコレクタとを接続して第１のダーリントン接続回路
と第２のダーリントン接続回路を直列接続し、第２のダ
ーリントン接続回路のエミッタを接地端子22に接続し、
第１の第２のダーリントン接続回路の接続点を出力端子
７とする。定電流回路は、定電流源８をPNPトランジス
タ９のコレクタとベースに接続し、この点にPNPトラン
ジスタ10,11,12,13のベースを接続し、PNPトランジスタ
のエミッタ9,10,11,12,13は各々抵抗14,15,16,17,18を
通して電源端子３に接続して構成されている。制御回路
は、入力端子19にNPNトランジスタ20のベースを接続
し、エミッタは抵抗21を通して接地端子22に接続し、コ
レクタはエミッタを接地したNPNトランジスタ23のベー
スに接続し、NPNトランジスタ23のコレクタをPNPトラン
ジスタ13のコレクタと第１のダーリントン接続回路のNP
Nトランジスタ２のベースに接続し、入力端子19にNPNト
ランジスタ24のベースと抵抗25を通してNPNトランジス
タ26のベースに接続し、NPNトランジスタ24,26のエミッ
タは各々抵抗27,28を通して接地端子22に接続し、NPNト
ランジスタ24のコレクタをNPNトランジスタ５のベース
に、NPNトランジスタ26のコレクタをNPNトランジスタ４
のベースに接続して構成されている。
出力波形図である。この種の出力回路は容量性負荷に有
利なトーテンポール型出力段と、定電流回路と、制御回
路とにより構成されている。この出力段は、NPNトラン
ジスタ１のベースにNPNトランジスタ２のエミッタを接
続して第１のダーリントン接続回路を構成してNPNトラ
ンジスタ1,2の各々のコレクタを電源端子３に接続する
一方、NPNトランジスタ４のベースにNPNトランジスタ５
のエミッタを接続し、NPNトランジスタ５のコレクタを
コレクタベースショートしてダイオード接続されたNPN
トランジスタ６のエミッタを通してNPNトランジスタ４
のコレクタに接続した第２のダーリントン接続回路を構
成し、NPNトランジスタ１のエミッタとNPNトランジスタ
４のコレクタとを接続して第１のダーリントン接続回路
と第２のダーリントン接続回路を直列接続し、第２のダ
ーリントン接続回路のエミッタを接地端子22に接続し、
第１の第２のダーリントン接続回路の接続点を出力端子
７とする。定電流回路は、定電流源８をPNPトランジス
タ９のコレクタとベースに接続し、この点にPNPトラン
ジスタ10,11,12,13のベースを接続し、PNPトランジスタ
のエミッタ9,10,11,12,13は各々抵抗14,15,16,17,18を
通して電源端子３に接続して構成されている。制御回路
は、入力端子19にNPNトランジスタ20のベースを接続
し、エミッタは抵抗21を通して接地端子22に接続し、コ
レクタはエミッタを接地したNPNトランジスタ23のベー
スに接続し、NPNトランジスタ23のコレクタをPNPトラン
ジスタ13のコレクタと第１のダーリントン接続回路のNP
Nトランジスタ２のベースに接続し、入力端子19にNPNト
ランジスタ24のベースと抵抗25を通してNPNトランジス
タ26のベースに接続し、NPNトランジスタ24,26のエミッ
タは各々抵抗27,28を通して接地端子22に接続し、NPNト
ランジスタ24のコレクタをNPNトランジスタ５のベース
に、NPNトランジスタ26のコレクタをNPNトランジスタ４
のベースに接続して構成されている。
尚、抵抗29は、電源端子３の立ち上げ時に必ず出力端
子７が低レベルから始め出力端子に接続されるパワーMO
SFETを破壊から保護する為に、コレクタ・ベースショー
トされたNPNトランジスタ30は、第１のダーリントン接
続されたトランジスタをオフさせるときのNPNトランジ
スタ１のベース蓄積された電荷の放電用である。
子７が低レベルから始め出力端子に接続されるパワーMO
SFETを破壊から保護する為に、コレクタ・ベースショー
トされたNPNトランジスタ30は、第１のダーリントン接
続されたトランジスタをオフさせるときのNPNトランジ
スタ１のベース蓄積された電荷の放電用である。
次に、この出力回路の動作としては、入力端子19に入
力されたパルス信号に同期した波形を出力端子７に出力
する。例えば、入力端子19が高レベルとなると、NPNト
ランジスタ24,26がオンし、NPNトランジスタ5,4をオフ
させる。一方、NPNトランジスタ20がオンし、NPNトラン
ジスタ23がオフしてPNPトランジスタ13より第１のダー
リントン接続回路のNPN2のベースに電流が流れ、NPNト
ランジスタ２がオンすると共にNPNトランジスタ１がオ
ン、出力端子７が高レベルとなる。この動作は、出力端
子７に2000PF程度の容量性負荷が接続されても１〜2Aの
大電流で充電でき、100nS程度の早い立ち上がり時間で
高レベルとなる。
力されたパルス信号に同期した波形を出力端子７に出力
する。例えば、入力端子19が高レベルとなると、NPNト
ランジスタ24,26がオンし、NPNトランジスタ5,4をオフ
させる。一方、NPNトランジスタ20がオンし、NPNトラン
ジスタ23がオフしてPNPトランジスタ13より第１のダー
リントン接続回路のNPN2のベースに電流が流れ、NPNト
ランジスタ２がオンすると共にNPNトランジスタ１がオ
ン、出力端子７が高レベルとなる。この動作は、出力端
子７に2000PF程度の容量性負荷が接続されても１〜2Aの
大電流で充電でき、100nS程度の早い立ち上がり時間で
高レベルとなる。
尚、入力端子19が低レベルとなると前記動作の逆とな
り、第２のダーリントン接続回路はコレクタ・ベースシ
ョートしたダイオード接続したNPNトランジスタ６を通
しNPNトランジスタ５がオンし、トランジスタ４の駆動
に充分な電流を供給して１〜2Aの大電流で放電すること
ができ、従って、このような大電流で迅速に充放電され
ることからパワーMOSFETなどの容量性負荷の駆動に適し
ている。
り、第２のダーリントン接続回路はコレクタ・ベースシ
ョートしたダイオード接続したNPNトランジスタ６を通
しNPNトランジスタ５がオンし、トランジスタ４の駆動
に充分な電流を供給して１〜2Aの大電流で放電すること
ができ、従って、このような大電流で迅速に充放電され
ることからパワーMOSFETなどの容量性負荷の駆動に適し
ている。
［発明が解決しようとする課題］ この種の従来の出力回路は容量性負荷をドライブする
ため出力段がトーテンポール型となっているため、第４
図のように出力が低レベル→高レベル，高レベル→低レ
ベルに切り換わる時に、第１のダーリントン接続回路の
NPNトランジスタ1,2と第２のダーリントン接続回路のNP
Nトランジスタ4,5が同時にオンとなる区間が生じてしま
う。すなわち、特に入力が低レベル→高レベルとなる出
力低レベル→高レベル時に、NPNトランジスタ24,26がオ
ンし、NPNトランジスタ5,4のベース・コレクタに蓄積し
た電荷を放電するが、NPNトランジスタ5,4は大電流を流
すためにトランジスタサイズが大きく、ベースサイズも
大きいため、接合容量が大きくまた出力端子７より大電
流を引くためドライブ電流であるPNPトランジスタ10の
コレクタ電流も500μＡと多いために出力低レベル状態
でNPNトランジスタ5,4は充分に飽和しており、ベース及
びコレクタに多くの電荷が蓄っているので、ターンオフ
時間が長くなっている。一方、NPNトランジスタ1,2はす
でにオンしており、電源端子３からNPNトランジスタ１
のコレクタからエミッタを通して流れる電流はオンして
いるNPNトランジスタ４のコレクタからエミッタを通し
て接地端子22に流れ、トランジスタの最大コレクタ電流
に近い1A程度の不要な電流が流れてしまい損失となって
いた。特に、この出力回路を高周波動作させると、この
不要な電流により、損失が増加するという問題点があっ
た。この損失により、接合温度が上昇し、高周波（50
0kHz）では使用可能な周囲温度範囲が制限されるという
問題もあった。
ため出力段がトーテンポール型となっているため、第４
図のように出力が低レベル→高レベル，高レベル→低レ
ベルに切り換わる時に、第１のダーリントン接続回路の
NPNトランジスタ1,2と第２のダーリントン接続回路のNP
Nトランジスタ4,5が同時にオンとなる区間が生じてしま
う。すなわち、特に入力が低レベル→高レベルとなる出
力低レベル→高レベル時に、NPNトランジスタ24,26がオ
ンし、NPNトランジスタ5,4のベース・コレクタに蓄積し
た電荷を放電するが、NPNトランジスタ5,4は大電流を流
すためにトランジスタサイズが大きく、ベースサイズも
大きいため、接合容量が大きくまた出力端子７より大電
流を引くためドライブ電流であるPNPトランジスタ10の
コレクタ電流も500μＡと多いために出力低レベル状態
でNPNトランジスタ5,4は充分に飽和しており、ベース及
びコレクタに多くの電荷が蓄っているので、ターンオフ
時間が長くなっている。一方、NPNトランジスタ1,2はす
でにオンしており、電源端子３からNPNトランジスタ１
のコレクタからエミッタを通して流れる電流はオンして
いるNPNトランジスタ４のコレクタからエミッタを通し
て接地端子22に流れ、トランジスタの最大コレクタ電流
に近い1A程度の不要な電流が流れてしまい損失となって
いた。特に、この出力回路を高周波動作させると、この
不要な電流により、損失が増加するという問題点があっ
た。この損失により、接合温度が上昇し、高周波（50
0kHz）では使用可能な周囲温度範囲が制限されるという
問題もあった。
［課題を解決するための手段］ 本願発明の要旨は、定電流回路と、第１のダーリント
ン接続回路と第２のダーリントン接続回路とを電流端子
と接地端子との間に直列接続して設けると共に、これら
回路の接続点を出力端子としたトーテンポール型出力段
と、第１のダーリントン接続回路のベースと第２のダー
リントン接続回路のベースに入力端子の論理に応じて定
電流回路から電流を供給して第１のダーリントン接続回
路のベースと第２のダーリントン接続回路のベースを相
反する状態で反転動作させる制御回路を備えた出力回路
において、第２のダーリントン接続回路は、第１のNPN
トランジスタと第２のNPNトランジスタとで構成され、
第１のNPNトランジスタのベースが前記定電流回路に接
続され、エミッタが前記第２のNPNトランジスタのベー
スに接続され、コレクタが前記第２のNPNトランジスタ
のコレクタと出力端子に接続され、前記第２のNPNトラ
ンジスタのエミッタは接地端子に接続され、前記第１の
NPNトランジスタのコレクタにベースが、ベースにエミ
ッタが、コレクタが接地端子に接続されたPNPトランジ
スタが設けられ、該PNPトランジスタは、前記第１のNPN
トランジスタのコレクタ電位を検出し、前記定電流回路
からの電流の一部を接地端子に流し、前記第２のダーリ
ントン接続の流入電流を減ずるリリーフ手段を有するこ
とである。
ン接続回路と第２のダーリントン接続回路とを電流端子
と接地端子との間に直列接続して設けると共に、これら
回路の接続点を出力端子としたトーテンポール型出力段
と、第１のダーリントン接続回路のベースと第２のダー
リントン接続回路のベースに入力端子の論理に応じて定
電流回路から電流を供給して第１のダーリントン接続回
路のベースと第２のダーリントン接続回路のベースを相
反する状態で反転動作させる制御回路を備えた出力回路
において、第２のダーリントン接続回路は、第１のNPN
トランジスタと第２のNPNトランジスタとで構成され、
第１のNPNトランジスタのベースが前記定電流回路に接
続され、エミッタが前記第２のNPNトランジスタのベー
スに接続され、コレクタが前記第２のNPNトランジスタ
のコレクタと出力端子に接続され、前記第２のNPNトラ
ンジスタのエミッタは接地端子に接続され、前記第１の
NPNトランジスタのコレクタにベースが、ベースにエミ
ッタが、コレクタが接地端子に接続されたPNPトランジ
スタが設けられ、該PNPトランジスタは、前記第１のNPN
トランジスタのコレクタ電位を検出し、前記定電流回路
からの電流の一部を接地端子に流し、前記第２のダーリ
ントン接続の流入電流を減ずるリリーフ手段を有するこ
とである。
［実施例］ 次に本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の回路図である。第２図は
その入出力波形図である。尚、第３図に示した従来例と
同一部分には同一符号を付して重複する説明は省略す
る。
その入出力波形図である。尚、第３図に示した従来例と
同一部分には同一符号を付して重複する説明は省略す
る。
本実施例では、第２のダーリントン接続回路のNPNト
ランジスタ５のベースにエミッタを接続し、コレクタに
ベースを接続し、接地端子22にコレクタを接続したPNP
トランジスタ31を付加したものである。
ランジスタ５のベースにエミッタを接続し、コレクタに
ベースを接続し、接地端子22にコレクタを接続したPNP
トランジスタ31を付加したものである。
本実施例の回路動作は従来例と同様であるが、第２図
に示すように出力が低レベル時、NPNトランジスタ４は
充分に飽和し、NPNトランジスタ５も飽和するが、同時
にPNPトランジスタ31がオンしてNPNトランジスタ５の余
分なベース電流を接地端子22へ分流させ、ベース及びコ
レクタに蓄積する電荷が少ない飽和状態とする。このた
め、NPNトランジスタ５のベース電流が小さくなり、NPN
トランジスタ5,4のベース及びコレクタに蓄積する電荷
が少なくなってターンオフ時間が従来例より早くなり、
出力低レベル→高レベル時、入力低レベル→高レベル時
に第１のダーリントン接続回路のNPNトランジスタ1,2が
オンした時には、NPNトランジスタ24によりNPNトランジ
スタ５はオフとなり、NPNトランジスタ４もオフとなっ
ている。従ってトランジスタ1,4を通して電流端子３か
ら接地端子22へ電流が流れてしまうのを防止している。
に示すように出力が低レベル時、NPNトランジスタ４は
充分に飽和し、NPNトランジスタ５も飽和するが、同時
にPNPトランジスタ31がオンしてNPNトランジスタ５の余
分なベース電流を接地端子22へ分流させ、ベース及びコ
レクタに蓄積する電荷が少ない飽和状態とする。このた
め、NPNトランジスタ５のベース電流が小さくなり、NPN
トランジスタ5,4のベース及びコレクタに蓄積する電荷
が少なくなってターンオフ時間が従来例より早くなり、
出力低レベル→高レベル時、入力低レベル→高レベル時
に第１のダーリントン接続回路のNPNトランジスタ1,2が
オンした時には、NPNトランジスタ24によりNPNトランジ
スタ５はオフとなり、NPNトランジスタ４もオフとなっ
ている。従ってトランジスタ1,4を通して電流端子３か
ら接地端子22へ電流が流れてしまうのを防止している。
［発明の効果］ 以上説明したように本発明は、従来のトーテンポール
型出力段を付備した出力回路に、第２のダーリントン接
続回路のトランジスタの飽和を検知して過剰ベース電流
を接地端子に分流するようにしたため、出力低レベル→
高レベル時に電源端子より第１および第２のダーリント
ン接続回路を通して接地端子に流れる不要な電流を少な
くでき、さらに、高周波（500kHz）で使用しても従来
例のように不要な電流による発熱はなく、異常な接合温
度の上昇もなく、設計通りの周囲温度まで使用できると
いう効果がある。
型出力段を付備した出力回路に、第２のダーリントン接
続回路のトランジスタの飽和を検知して過剰ベース電流
を接地端子に分流するようにしたため、出力低レベル→
高レベル時に電源端子より第１および第２のダーリント
ン接続回路を通して接地端子に流れる不要な電流を少な
くでき、さらに、高周波（500kHz）で使用しても従来
例のように不要な電流による発熱はなく、異常な接合温
度の上昇もなく、設計通りの周囲温度まで使用できると
いう効果がある。
第１図は本発明の一実施例に係る出力回路の回路図、第
２図はその入出力波形図、第３図は従来の出力回路の回
路図、第４図はその入出力波形図である。 1,2,4〜6,20,23,24,26,30……NPNトランジスタ、 ９〜13,31……PNPトランジスタ、 ３……電源端子、 ７……出力端子、 ８……定電流源、 14〜18,21,25,27〜29,32……抵抗、 19……入力端子、 22……接地端子。
２図はその入出力波形図、第３図は従来の出力回路の回
路図、第４図はその入出力波形図である。 1,2,4〜6,20,23,24,26,30……NPNトランジスタ、 ９〜13,31……PNPトランジスタ、 ３……電源端子、 ７……出力端子、 ８……定電流源、 14〜18,21,25,27〜29,32……抵抗、 19……入力端子、 22……接地端子。
Claims (1)
- 【請求項１】定電流回路と、第１のダーリントン接続回
路と第２のダーリントン接続回路とを電源端子と接地端
子との間に直列接続して設けると共に、これら回路の接
続点を出力端子としたトーテンポール型出力段と、第１
のダーリントン接続回路のベースと第２のダーリントン
接続回路のベースに入力端子の論理に応じて定電流回路
から電流を供給して第１のダーリントン接続回路のベー
スと第２のダーリントン接続回路のベースを相反する状
態で反転動作させる制御回路を備えた出力回路におい
て、第２のダーリントン接続回路は第１のNPNトランジ
スタと第２のNPNトランジスタとで構成され、第１のNPN
トランジスタのベースが前記定電流回路に接続され、エ
ミッタが前記第２のNPNトランジスタのベースに接続さ
れ、コレクタが前記第２のNPNトランジスタのコレクタ
と出力端子に接続され、前記第２のNPNトランジスタの
エミッタは接地端子に接続され、前記第１のNPNトラン
ジスタのコレクタにベースが、ベースにエミッタが、コ
レクタが接地端子に接続されたPNPトランジスタが設け
られ、該PNPトランジスタは、前記第１のNPNトランジス
タのコレクタ電位を検出し、前記定電流回路からの電流
の一部を接地端子に流し、前記第２のダーリントン接続
の流入電流を減ずるリリーフ手段を有することを特徴と
する出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2200241A JP2776621B2 (ja) | 1990-07-26 | 1990-07-26 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2200241A JP2776621B2 (ja) | 1990-07-26 | 1990-07-26 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0484514A JPH0484514A (ja) | 1992-03-17 |
| JP2776621B2 true JP2776621B2 (ja) | 1998-07-16 |
Family
ID=16421147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2200241A Expired - Fee Related JP2776621B2 (ja) | 1990-07-26 | 1990-07-26 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2776621B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0683045B2 (ja) * | 1985-11-11 | 1994-10-19 | ソニー株式会社 | スイツチングアンプ |
| JPS6462018A (en) * | 1987-09-02 | 1989-03-08 | Matsushita Electric Ind Co Ltd | Ttl circuit |
-
1990
- 1990-07-26 JP JP2200241A patent/JP2776621B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0484514A (ja) | 1992-03-17 |
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Legal Events
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| R250 | Receipt of annual fees |
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