JPH088720A - トライステート・バッファ - Google Patents
トライステート・バッファInfo
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- JPH088720A JPH088720A JP7167924A JP16792495A JPH088720A JP H088720 A JPH088720 A JP H088720A JP 7167924 A JP7167924 A JP 7167924A JP 16792495 A JP16792495 A JP 16792495A JP H088720 A JPH088720 A JP H088720A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00353—Modifications for eliminating interference or parasitic voltages or currents in bipolar transistor circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/0823—Multistate logic
- H03K19/0826—Multistate logic one of the states being the high impedance or floating state
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Abstract
(57)【要約】
【目的】集積回路の動作寿命を延ばすために、高インピ
ーダンス状態での順方向または逆方向バイアス条件下
で、最大の供給電圧に耐え得るＢｉＣＭＯＳ素子を備え
た改良形の反転トライステート・バッファを提供するこ
と。 【構成】出力段１２にトーテムポール構造の２つのバイ
ポーラトランジスタＱ１、Ｑ２を備え、それぞれのベー
スにイネーブル回路１６が接続され、イネーブル信号に
よって入力信号が制御される。また、イネーブル信号が
“ディスエイブル”値を有する場合にエミッタフォロワ
Ｑ１のベースとエミッタの間の逆バイアスＤＣ電圧をク
ランプする電圧クランプ回路１８がイネーブル回路に接
続されている。
ーダンス状態での順方向または逆方向バイアス条件下
で、最大の供給電圧に耐え得るＢｉＣＭＯＳ素子を備え
た改良形の反転トライステート・バッファを提供するこ
と。 【構成】出力段１２にトーテムポール構造の２つのバイ
ポーラトランジスタＱ１、Ｑ２を備え、それぞれのベー
スにイネーブル回路１６が接続され、イネーブル信号に
よって入力信号が制御される。また、イネーブル信号が
“ディスエイブル”値を有する場合にエミッタフォロワ
Ｑ１のベースとエミッタの間の逆バイアスＤＣ電圧をク
ランプする電圧クランプ回路１８がイネーブル回路に接
続されている。
Description
【０００１】
【産業上の利用分野】本発明は、エミッタフォロワ出力
段を有するトライステート出力バッファに関する。本発
明は特に、漏れ電流を制限し、出力キャパシタンスを減
少させるために、エミッタフォロワ出力段のベース−エ
ミッタ経路の間の逆バイアス電圧をクランプするトライ
ステート・バッファに関する。
段を有するトライステート出力バッファに関する。本発
明は特に、漏れ電流を制限し、出力キャパシタンスを減
少させるために、エミッタフォロワ出力段のベース−エ
ミッタ経路の間の逆バイアス電圧をクランプするトライ
ステート・バッファに関する。
【０００２】
【従来の技術】バイポーラ形ＣＭＯＳ素子（ＢｉＣＭＯ
Ｓ）を備えた反転トライステート・バッファは３つの論
理状態、すなわち“低レベル”状態、“高レベル”状
態、および“高インピーダンス”状態のいずれか一つの
論理状態を有する出力ノードを有している。イネーブル
信号が入力信号と組み合って出力ノードの状態を決定す
る。一般に、出力段はエミッタ接地回路に直列に接続さ
れたエミッタフォロワ、すなわちトーテムポール構造の
２つのバイポーラ形トランジスタである。イネーブル信
号が“エイブル”になり、入力信号が“低レベル”状態
にある場合は、エミッタフォロワが“オン”であり、エ
ミッタ接地回路が“オフ”であるので、出力ノードは
“高レベル”状態になる。イネーブル信号が“エイブ
ル”になり、入力信号が“高レベル”状態にある場合
は、エミッタフォロワが“オフ”であり、エミッタ接地
回路が“オン”であるので、出力ノードでは“低レベ
ル”状態になる。イネーブル信号が“高インピーダン
ス”を有する場合（ディスエイブル）、エミッタフォロ
ワとエミッタ接地回路の双方は“オフ”になる。このよ
うな条件では、出力ノード、ひいては反転トライステー
ト・バッファは“高インピーダンス”状態になる。
Ｓ）を備えた反転トライステート・バッファは３つの論
理状態、すなわち“低レベル”状態、“高レベル”状
態、および“高インピーダンス”状態のいずれか一つの
論理状態を有する出力ノードを有している。イネーブル
信号が入力信号と組み合って出力ノードの状態を決定す
る。一般に、出力段はエミッタ接地回路に直列に接続さ
れたエミッタフォロワ、すなわちトーテムポール構造の
２つのバイポーラ形トランジスタである。イネーブル信
号が“エイブル”になり、入力信号が“低レベル”状態
にある場合は、エミッタフォロワが“オン”であり、エ
ミッタ接地回路が“オフ”であるので、出力ノードは
“高レベル”状態になる。イネーブル信号が“エイブ
ル”になり、入力信号が“高レベル”状態にある場合
は、エミッタフォロワが“オフ”であり、エミッタ接地
回路が“オン”であるので、出力ノードでは“低レベ
ル”状態になる。イネーブル信号が“高インピーダン
ス”を有する場合（ディスエイブル）、エミッタフォロ
ワとエミッタ接地回路の双方は“オフ”になる。このよ
うな条件では、出力ノード、ひいては反転トライステー
ト・バッファは“高インピーダンス”状態になる。
【０００３】反転トライステート・バッファが“高イン
ピーダンス”を有する場合、集積回路特有の寄生的な漏
れ電流と寄生容量は致命的なものになる。バッファが
“高インピーダンス”を有する場合、エミッタフォロワ
のベース−エミッタ接合部にかなりの逆バイアス電圧
（ＶBE＜０）が印加される。逆バイアス電圧はＩＣを除
々に劣化させ、ＩＣの長期に亘る信頼性を損ねることが
ある。更に、上記接合部の間の順方向バイアスによっ
て、使用禁止にされたバッファ内部への不慮の電流の導
通が誘発され、バッファの有効な動作を妨げる場合があ
る。バッファに供給される電圧を低減して逆バイアス電
圧を低減することによって、劣化の程度を軽減すること
ができる。所要電圧は低減し、ＣＭＯＳベースの素子の
場合は更に低減しているものの、ＩＣに電力を供給する
個別分野では依然として５ボルトの電圧供給が採用され
ている。動作時には、別の素子を最大限駆動させるため
に、回路には最大の電圧を供給して動作させる。
ピーダンス”を有する場合、集積回路特有の寄生的な漏
れ電流と寄生容量は致命的なものになる。バッファが
“高インピーダンス”を有する場合、エミッタフォロワ
のベース−エミッタ接合部にかなりの逆バイアス電圧
（ＶBE＜０）が印加される。逆バイアス電圧はＩＣを除
々に劣化させ、ＩＣの長期に亘る信頼性を損ねることが
ある。更に、上記接合部の間の順方向バイアスによっ
て、使用禁止にされたバッファ内部への不慮の電流の導
通が誘発され、バッファの有効な動作を妨げる場合があ
る。バッファに供給される電圧を低減して逆バイアス電
圧を低減することによって、劣化の程度を軽減すること
ができる。所要電圧は低減し、ＣＭＯＳベースの素子の
場合は更に低減しているものの、ＩＣに電力を供給する
個別分野では依然として５ボルトの電圧供給が採用され
ている。動作時には、別の素子を最大限駆動させるため
に、回路には最大の電圧を供給して動作させる。
【０００４】米国特許明細書第5,153,464号でジョリー
氏は、逆バイアスの制御のために、出力段での各ベース
−エミッタ接合部の間にＣＭＯＳトランスミッションゲ
ートを導入し、エミッタ−ベース接合部での抵抗を選択
的に調整することによって、逆バイアスを低減させた。
また、反転トライステート・バッファが使用禁止の場合
の高インピーダンス経路は維持される。残念ながら、特
に複数のバッファを接続した場合に、内部トランスミッ
ションゲートの出力キャパシタンスは相当な値であり、
出力ノードに重い負荷がかかる。この重い負荷によっ
て、ＢｉＣＭＯＳベースのプロセス設計で期待される性
能利得は無駄になってしまう。
氏は、逆バイアスの制御のために、出力段での各ベース
−エミッタ接合部の間にＣＭＯＳトランスミッションゲ
ートを導入し、エミッタ−ベース接合部での抵抗を選択
的に調整することによって、逆バイアスを低減させた。
また、反転トライステート・バッファが使用禁止の場合
の高インピーダンス経路は維持される。残念ながら、特
に複数のバッファを接続した場合に、内部トランスミッ
ションゲートの出力キャパシタンスは相当な値であり、
出力ノードに重い負荷がかかる。この重い負荷によっ
て、ＢｉＣＭＯＳベースのプロセス設計で期待される性
能利得は無駄になってしまう。
【０００５】
【発明が解決しようとする課題】集積回路の動作寿命を
延ばすために、高インピーダンス状態での順方向または
逆方向バイアス条件下で、最大の供給電圧に耐え得るパ
イポーラ形ＣＭＯＳ素子を備えた改良形の反転トライス
テート・バッファが望まれる。性能を向上するために
は、反転トライステート・バッファの出力キャパシタン
スが低ければ有利であろう。
延ばすために、高インピーダンス状態での順方向または
逆方向バイアス条件下で、最大の供給電圧に耐え得るパ
イポーラ形ＣＭＯＳ素子を備えた改良形の反転トライス
テート・バッファが望まれる。性能を向上するために
は、反転トライステート・バッファの出力キャパシタン
スが低ければ有利であろう。
【０００６】
【課題を解決するための手段】ＢｉＣＭＯＳベースのプ
ロセスで設計された改良形のトライステート・バッファ
は、出力段に含まれたエミッタフォロワにかかる逆方向
バイアス電圧をクランプすることによって、高インピー
ダンス状態中の最大の供給電圧に耐えるものである。逆
バイアス電圧をクランプすることによって出力漏れ電流
が低減し、その結果、バッファが使用禁止中に出力段内
のバイポーラ形トランジスタが活性化するのを防止する
ことによって、集積回路（ＩＣ）の動作寿命が延びる。
バイポーラ形トランジスタまたはダイオードのような電
流駆動型電圧素子が、エミッタフォロワのベース−エミ
ッタ接合部の間に配置される。出力段が使用禁止であ
り、“低レベル”値が出力ノードにかけられた場合に、
ベース−エミッタ接合部が順方向バイアスされた時に生
ずる出力漏れ電流は最小限になる。その結果、出力負荷
キャパシタンスが低くなり、特に複数のバッファを使用
する場合に伝搬遅延特性が向上する。
ロセスで設計された改良形のトライステート・バッファ
は、出力段に含まれたエミッタフォロワにかかる逆方向
バイアス電圧をクランプすることによって、高インピー
ダンス状態中の最大の供給電圧に耐えるものである。逆
バイアス電圧をクランプすることによって出力漏れ電流
が低減し、その結果、バッファが使用禁止中に出力段内
のバイポーラ形トランジスタが活性化するのを防止する
ことによって、集積回路（ＩＣ）の動作寿命が延びる。
バイポーラ形トランジスタまたはダイオードのような電
流駆動型電圧素子が、エミッタフォロワのベース−エミ
ッタ接合部の間に配置される。出力段が使用禁止であ
り、“低レベル”値が出力ノードにかけられた場合に、
ベース−エミッタ接合部が順方向バイアスされた時に生
ずる出力漏れ電流は最小限になる。その結果、出力負荷
キャパシタンスが低くなり、特に複数のバッファを使用
する場合に伝搬遅延特性が向上する。
【０００７】
【発明の実施例】ＢｉＣＭＯＳベースのプロセスで設計
された改良形のトライステート・バッファは、出力段内
のエミッタフォロワにかかる逆バイアス電圧をクランプ
して出力漏れ電流を低減することによって、高インピー
ダンス状態での最大供給電圧に耐え、その結果、集積回
路（ＩＣ）の動作寿命が延びる。逆バイアス電圧をクラ
ンプすることによって、出力段内のバイポーラ・トラン
ジスタがバッファの使用禁止中に起動することを防止で
きる。出力段が起動すると、ベース−エミッタ接合部が
順方向バイアスされた場合に現われる出力漏れ電流は最
小限になる。その結果、出力負荷キャパシタンスが低下
し、特に複数のバッファを使用した場合の伝搬遅延特性
が向上する。
された改良形のトライステート・バッファは、出力段内
のエミッタフォロワにかかる逆バイアス電圧をクランプ
して出力漏れ電流を低減することによって、高インピー
ダンス状態での最大供給電圧に耐え、その結果、集積回
路（ＩＣ）の動作寿命が延びる。逆バイアス電圧をクラ
ンプすることによって、出力段内のバイポーラ・トラン
ジスタがバッファの使用禁止中に起動することを防止で
きる。出力段が起動すると、ベース−エミッタ接合部が
順方向バイアスされた場合に現われる出力漏れ電流は最
小限になる。その結果、出力負荷キャパシタンスが低下
し、特に複数のバッファを使用した場合の伝搬遅延特性
が向上する。
【０００８】図１は本発明の反転トライステート・バッ
ファ１０のブロック図である。反転トライステート・バ
ッファ１０はトーテムポール構造のエミッタフォロワＱ
１とエミッタ接地回路Ｑ２とを含む出力段１２を有して
いる。エミッタフォロワＱ１と、エミッタ接地回路Ｑ２
の双方とも、各々バイポーラ形トランジスタである。エ
ミッタフォロワＱ１のコレクタは電源ＶＤＤに接続され
ている。エミッタフォロワＱ１のエミッタとエミッタ接
地回路Ｑ２のコレクタは出力ノード１４にて接続されて
いる。エミッタ接地回路Ｑ２のエミッタはアースに接続
されている。
ファ１０のブロック図である。反転トライステート・バ
ッファ１０はトーテムポール構造のエミッタフォロワＱ
１とエミッタ接地回路Ｑ２とを含む出力段１２を有して
いる。エミッタフォロワＱ１と、エミッタ接地回路Ｑ２
の双方とも、各々バイポーラ形トランジスタである。エ
ミッタフォロワＱ１のコレクタは電源ＶＤＤに接続され
ている。エミッタフォロワＱ１のエミッタとエミッタ接
地回路Ｑ２のコレクタは出力ノード１４にて接続されて
いる。エミッタ接地回路Ｑ２のエミッタはアースに接続
されている。
【０００９】イネーブル回路１６はエミッタフォロワＱ
１のベース２２と、エミッタ接地回路Ｑ２のベース２４
に接続されている。イネーブル回路１６はイネーブル信
号ＥＮを受け、イネーブル信号ＥＮに従って入力信号Ｉ
Ｎを制御する。反転トライステート・バッファ１０が使
用禁止の場合に、エミッタフォロワＱ１のベース−エミ
ッタ経路の間の逆バイアス電圧を制限するために、電圧
クランプ回路１８がイネーブル回路１６に接続されてい
る。
１のベース２２と、エミッタ接地回路Ｑ２のベース２４
に接続されている。イネーブル回路１６はイネーブル信
号ＥＮを受け、イネーブル信号ＥＮに従って入力信号Ｉ
Ｎを制御する。反転トライステート・バッファ１０が使
用禁止の場合に、エミッタフォロワＱ１のベース−エミ
ッタ経路の間の逆バイアス電圧を制限するために、電圧
クランプ回路１８がイネーブル回路１６に接続されてい
る。
【００１０】反転トライステート・バッファ１０が使用
禁止の場合に、エミッタフォロワＱ１のベース−エミッ
タ経路の間の既知の逆バイアス電圧を維持するために、
電圧クランプ回路１８がイネーブル回路１６と出力段１
２に接続されている。このクランプ回路はエミッタフォ
ロワＱ１の逆バイアス電圧をバイポーラ形トランジスタ
のターンオン電圧よりも僅かに低い値にクランプする。
逆バイアス電圧が低下すると、集積回路の劣化が遅くな
り、寿命が延びる。
禁止の場合に、エミッタフォロワＱ１のベース−エミッ
タ経路の間の既知の逆バイアス電圧を維持するために、
電圧クランプ回路１８がイネーブル回路１６と出力段１
２に接続されている。このクランプ回路はエミッタフォ
ロワＱ１の逆バイアス電圧をバイポーラ形トランジスタ
のターンオン電圧よりも僅かに低い値にクランプする。
逆バイアス電圧が低下すると、集積回路の劣化が遅くな
り、寿命が延びる。
【００１１】図２は図１に示したイネーブル回路１６の
論理表である。イネーブル信号ＥＮが“オン”である
時、出力ノード１４は入力信号ＩＮの値に対応する値を
有している。イネーブル信号ＥＮが“オフ”である時、
出力ノード１４は高インピーダンス状態にある。ＣＣは
イネーブル信号ＥＮに従った電圧クランプ回路の出力値
を示している。イネーブル回路１６の例は論理ゲートを
使って、または、米国特許明細書第5,153,464号で、ジ
ョリー氏が開示したようなタイミング制御を行う、より
複雑な回路を使って実施できる。
論理表である。イネーブル信号ＥＮが“オン”である
時、出力ノード１４は入力信号ＩＮの値に対応する値を
有している。イネーブル信号ＥＮが“オフ”である時、
出力ノード１４は高インピーダンス状態にある。ＣＣは
イネーブル信号ＥＮに従った電圧クランプ回路の出力値
を示している。イネーブル回路１６の例は論理ゲートを
使って、または、米国特許明細書第5,153,464号で、ジ
ョリー氏が開示したようなタイミング制御を行う、より
複雑な回路を使って実施できる。
【００１２】図３はＡＣ電圧源の作用だけを評価した場
合の、ＡＣ動作中の従来技術の反転トライステート・パ
ッファ内の出力負荷キャパシタンスの図解モデルであ
る。エミッタフォロワＱ１にかかる逆バイアス電圧を制
御するため、エミッタフォロワＱ１のベースとエミッタ
接地回路Ｑ２の間にトランスミッションゲート２０を配
置してある。出力負荷キャパシタンスはトランスミッシ
ョンゲート２０と、エミッタフォロワＱ１と、エミッタ
接地回路Ｑ２と、イネーブル回路１６に起因するもので
ある。
合の、ＡＣ動作中の従来技術の反転トライステート・パ
ッファ内の出力負荷キャパシタンスの図解モデルであ
る。エミッタフォロワＱ１にかかる逆バイアス電圧を制
御するため、エミッタフォロワＱ１のベースとエミッタ
接地回路Ｑ２の間にトランスミッションゲート２０を配
置してある。出力負荷キャパシタンスはトランスミッシ
ョンゲート２０と、エミッタフォロワＱ１と、エミッタ
接地回路Ｑ２と、イネーブル回路１６に起因するもので
ある。
【００１３】図４は本発明の出力負荷キャパシタンスの
図解モデルである。電圧クランプ回路１８はエミッタフ
ォロワＱ１のベース２２とアースとの間に配置されてい
る。電圧クランプ回路１８は出力段に２つのＤＣ電圧源
を接続する。第１のＤＣ電圧源はエミッタフォロワＱ１
のベース２２とアースとの間に配置されている。第２の
ＤＣ電圧源はエミッタ接地回路Ｑ２のベース２４に接続
される。ＡＣ動作中は、ＤＣ電圧は全てアース状態にあ
ると見なされる。従って、出力段１２のベース２２，２
４はアースに設定される。出力負荷キャパシタンスは、
エミッタフォロワＱ１とエミッタ接地回路Ｑ２とのに含
まれる出力段１２内のｐ−ｎ接合部によってのみ左右さ
れる。エミッタフォロワＱ１内では、ベース−エミッタ
およびコレクタ−エミッタ接合部が出力負荷キャパシタ
ンスに寄与し、一方、エミッタ接地回路Ｑ２内では、上
記負荷はコレクタ−ベースおよびコレクタ−エミッタ接
合部に起因する。このことは、出力負荷キャパシタンス
がイネーブル回路と、出力段と、トランスミッションゲ
ートに起因する従来技術と比較して、出力負荷キャパシ
タンスが著しく低減することを意味する。負荷キャパシ
タンスが低減することにより、反転トライステート・バ
ッファの利得が向上し、ひいては所要電力が低減し、性
能が向上する。
図解モデルである。電圧クランプ回路１８はエミッタフ
ォロワＱ１のベース２２とアースとの間に配置されてい
る。電圧クランプ回路１８は出力段に２つのＤＣ電圧源
を接続する。第１のＤＣ電圧源はエミッタフォロワＱ１
のベース２２とアースとの間に配置されている。第２の
ＤＣ電圧源はエミッタ接地回路Ｑ２のベース２４に接続
される。ＡＣ動作中は、ＤＣ電圧は全てアース状態にあ
ると見なされる。従って、出力段１２のベース２２，２
４はアースに設定される。出力負荷キャパシタンスは、
エミッタフォロワＱ１とエミッタ接地回路Ｑ２とのに含
まれる出力段１２内のｐ−ｎ接合部によってのみ左右さ
れる。エミッタフォロワＱ１内では、ベース−エミッタ
およびコレクタ−エミッタ接合部が出力負荷キャパシタ
ンスに寄与し、一方、エミッタ接地回路Ｑ２内では、上
記負荷はコレクタ−ベースおよびコレクタ−エミッタ接
合部に起因する。このことは、出力負荷キャパシタンス
がイネーブル回路と、出力段と、トランスミッションゲ
ートに起因する従来技術と比較して、出力負荷キャパシ
タンスが著しく低減することを意味する。負荷キャパシ
タンスが低減することにより、反転トライステート・バ
ッファの利得が向上し、ひいては所要電力が低減し、性
能が向上する。
【００１４】この実施例では、電圧クランプ回路１８は
エミッタフォロワＱ１とエミッタ接地回路Ｑ２のそれぞ
れのベース２２，２４でのＤＣ電圧レベルを直流０．８
ボルト以内に設定し、維持する、電流駆動型の２段の電
圧素子として実現される。反転トライステート・バッフ
ァ１０が使用禁止になった時、上記のベース２２，２４
はＤＣ電圧レベルを有し、従ってこれらベース２２、２
４はＡＣ動作についてアースされたものと見なされる。
これらのトランジスタのサイズが従来技術で使用された
ものと同じ場合でも、出力キャパシタンスは大幅に低
い。
エミッタフォロワＱ１とエミッタ接地回路Ｑ２のそれぞ
れのベース２２，２４でのＤＣ電圧レベルを直流０．８
ボルト以内に設定し、維持する、電流駆動型の２段の電
圧素子として実現される。反転トライステート・バッフ
ァ１０が使用禁止になった時、上記のベース２２，２４
はＤＣ電圧レベルを有し、従ってこれらベース２２、２
４はＡＣ動作についてアースされたものと見なされる。
これらのトランジスタのサイズが従来技術で使用された
ものと同じ場合でも、出力キャパシタンスは大幅に低
い。
【００１５】図５及び図６はバスをドライブする場合に
使用される反転トライステート・バッファの伝搬遅延を
示したＳＰＩＣＥシミュレーションである。双方の反転
トライステート・バッファとも、素子の処理パラメータ
とサイズを同じにしてシミュレートされたものである。
太線の曲線１はバスの入力信号であり、曲線２はバスの
出力信号である。イネーブル信号は点線３で示してあ
る。図５はトランスミッションゲートを含む従来技術の
反転トライステート・バッファのＳＰＩＣＥシミュレー
ションである。イネーブル信号と出力信号の立ち上がり
時間の差、すなわち伝搬遅延ｔpropは８２０ピコ秒以下
である。図６は電圧クランプ回路を使用した本発明の反
転トライステート・バッファのＳＰＩＣＥシミュレーシ
ョンである。ｔpropは５００ピコ秒以下の遅延であり、
従来技術の反転トライステート・バッファの設計よりも
３５％以上向上している。このような性能の向上によっ
て、所与のバスに使用できる反転トライステート・バッ
ファの数が増大し、同時に優れた性能が維持される。
使用される反転トライステート・バッファの伝搬遅延を
示したＳＰＩＣＥシミュレーションである。双方の反転
トライステート・バッファとも、素子の処理パラメータ
とサイズを同じにしてシミュレートされたものである。
太線の曲線１はバスの入力信号であり、曲線２はバスの
出力信号である。イネーブル信号は点線３で示してあ
る。図５はトランスミッションゲートを含む従来技術の
反転トライステート・バッファのＳＰＩＣＥシミュレー
ションである。イネーブル信号と出力信号の立ち上がり
時間の差、すなわち伝搬遅延ｔpropは８２０ピコ秒以下
である。図６は電圧クランプ回路を使用した本発明の反
転トライステート・バッファのＳＰＩＣＥシミュレーシ
ョンである。ｔpropは５００ピコ秒以下の遅延であり、
従来技術の反転トライステート・バッファの設計よりも
３５％以上向上している。このような性能の向上によっ
て、所与のバスに使用できる反転トライステート・バッ
ファの数が増大し、同時に優れた性能が維持される。
【００１６】図７は図１に示した電圧クランプ回路１８
を、バイポーラ形トランジスタＱ３および電界効果トラ
ンジスタＦＥＴ１として示している。ダイオードと同じ
動作をさせるため、バイポーラ形トランジスタＱ３のコ
レクタとベースとを互いに接続してある。電界効果形ト
ランジスタＦＥＴ１のドレインはＱ３のエミッタに接続
され、一方、ソースはアースに接続されている。ゲート
はイネーブル回路１６からイネーブル信号ＥＮを受け
る。
を、バイポーラ形トランジスタＱ３および電界効果トラ
ンジスタＦＥＴ１として示している。ダイオードと同じ
動作をさせるため、バイポーラ形トランジスタＱ３のコ
レクタとベースとを互いに接続してある。電界効果形ト
ランジスタＦＥＴ１のドレインはＱ３のエミッタに接続
され、一方、ソースはアースに接続されている。ゲート
はイネーブル回路１６からイネーブル信号ＥＮを受け
る。
【００１７】電圧クランプ回路１８は電流制御電圧素子
として機能するため、エミッタフォロワＱ１のベースと
アースとの間に配置されている。バイポーラ形トランジ
スタＱ３はＱ１に印加される逆バイアス電圧を活性化電
圧よりも僅かに低い電圧レベルに制限し、第１のＤＣ電
圧をエミッタフォロワＱ１のベースへと印加する。電界
効果形トランジスタＦＥＴ２は第２のＤＣ電圧レベルを
エミッタ接地回路Ｑ２のベースへと印加する。バイポー
ラ形トランジスタＱ１およびＱ３は同じエミッタ幅を有
しているので、２つのトランジスタは互いに連動する。
バイポーラ形トランジスタＱ３のエミッタはエミッタフ
ォロワＱ１のエミッタよりもエミッタ長が短いので、こ
のトランジスタＱ３はエミッタフォロワＱ１が活性化可
能になる前に活性化する。
として機能するため、エミッタフォロワＱ１のベースと
アースとの間に配置されている。バイポーラ形トランジ
スタＱ３はＱ１に印加される逆バイアス電圧を活性化電
圧よりも僅かに低い電圧レベルに制限し、第１のＤＣ電
圧をエミッタフォロワＱ１のベースへと印加する。電界
効果形トランジスタＦＥＴ２は第２のＤＣ電圧レベルを
エミッタ接地回路Ｑ２のベースへと印加する。バイポー
ラ形トランジスタＱ１およびＱ３は同じエミッタ幅を有
しているので、２つのトランジスタは互いに連動する。
バイポーラ形トランジスタＱ３のエミッタはエミッタフ
ォロワＱ１のエミッタよりもエミッタ長が短いので、こ
のトランジスタＱ３はエミッタフォロワＱ１が活性化可
能になる前に活性化する。
【００１８】Ｑ１のベース−エミッタ接合部の逆バイア
ス電圧をクランプするために、バイポーラ形トランジス
タＱ３の代わりに、ダイオードまたは電流源のような別
の回路を使用できることが当業者には明白であろう。
ス電圧をクランプするために、バイポーラ形トランジス
タＱ３の代わりに、ダイオードまたは電流源のような別
の回路を使用できることが当業者には明白であろう。
【００１９】図８は電圧クランプ回路１８としてバイポ
ーラ形トランジスタＱ３と電界効果トランジスタＦＥＴ
１とを使用した反転トライステート・バッファ１０の詳
細な回路図である。この設計は、ヒューレット・パッカ
ード社のＢｉＣＭＯＳ１４の製造プロセスで実施された
ものである。
ーラ形トランジスタＱ３と電界効果トランジスタＦＥＴ
１とを使用した反転トライステート・バッファ１０の詳
細な回路図である。この設計は、ヒューレット・パッカ
ード社のＢｉＣＭＯＳ１４の製造プロセスで実施された
ものである。
【００２０】
【実施態様】なお、本発明の実施態様の例を以下に示
す。
す。
【００２１】〔実施態様１〕出力負荷キャパシタンスを
有し、以下の（ａ）〜（ｃ）を備えたことを特徴とす
る、トライステート・バッファ： （ａ）第１電源端子に接続されたコレクタと、出力ノー
ドに接続されたエミッタと、ベースを有するエミッタフ
ォロワと、出力ノードに接続されたコレクタと、第２電
源端子に接続されたエミッタと、ベースを有するエミッ
タ接地回路を含む、出力ノードを有する出力段； （ｂ）前記出力段のベースに接続され、イネーブル信号
が“ディスエイブル”値を有する場合に出力ノードが高
インピーダンスを有し、イネーブル信号が“エイブル”
値を有する場合に出力ノードが入力信号に対応する値を
有するように、イネーブル信号に従って入力信号を制御
する、イネーブル信号を受けるイネーブル回路と、 （ｃ）前記イネーブル回路と、エミッタフォロワのベー
スと、第２電源端子に接続され、イネーブル信号が“デ
ィスエイブル”値を有する場合にエミッタフォロワのベ
ースとエミッタとの間の逆バイアスＤＣ電圧をクランプ
する電圧クランプ回路。
有し、以下の（ａ）〜（ｃ）を備えたことを特徴とす
る、トライステート・バッファ： （ａ）第１電源端子に接続されたコレクタと、出力ノー
ドに接続されたエミッタと、ベースを有するエミッタフ
ォロワと、出力ノードに接続されたコレクタと、第２電
源端子に接続されたエミッタと、ベースを有するエミッ
タ接地回路を含む、出力ノードを有する出力段； （ｂ）前記出力段のベースに接続され、イネーブル信号
が“ディスエイブル”値を有する場合に出力ノードが高
インピーダンスを有し、イネーブル信号が“エイブル”
値を有する場合に出力ノードが入力信号に対応する値を
有するように、イネーブル信号に従って入力信号を制御
する、イネーブル信号を受けるイネーブル回路と、 （ｃ）前記イネーブル回路と、エミッタフォロワのベー
スと、第２電源端子に接続され、イネーブル信号が“デ
ィスエイブル”値を有する場合にエミッタフォロワのベ
ースとエミッタとの間の逆バイアスＤＣ電圧をクランプ
する電圧クランプ回路。
【００２２】〔実施態様２〕前記電圧クランプ回路が、
エミッタフォロワのベースと第２電源端子との間に接続
された電流感度が高い電圧素子を備えたことを特徴とす
る、実施態様１に記載のトライステート・バッファ。
エミッタフォロワのベースと第２電源端子との間に接続
された電流感度が高い電圧素子を備えたことを特徴とす
る、実施態様１に記載のトライステート・バッファ。
【００２３】〔実施態様３〕前記電流感度が高い電圧素
子が、ベースと、エミッタフォロワのベースに接続され
たコレクタと、第２電源端子に接続されたエミッタを有
するクランプ・バイポーラ・トランジスタを含むことを
特徴とする、実施態様２に記載のトライステート・バッ
ファ。
子が、ベースと、エミッタフォロワのベースに接続され
たコレクタと、第２電源端子に接続されたエミッタを有
するクランプ・バイポーラ・トランジスタを含むことを
特徴とする、実施態様２に記載のトライステート・バッ
ファ。
【００２４】〔実施態様４〕前記エミッタフォロワのエ
ミッタと、前記クランプ・バイポーラ・トランジスタの
エミッタの長さが等しいことを特徴とする、実施態様３
に記載のトライステート・バッファ。
ミッタと、前記クランプ・バイポーラ・トランジスタの
エミッタの長さが等しいことを特徴とする、実施態様３
に記載のトライステート・バッファ。
【００２５】〔実施態様５〕前記電流感度が高い電圧素
子がダイオードを含むことを特徴とする、実施態様２に
記載のトライステート・バッファ。
子がダイオードを含むことを特徴とする、実施態様２に
記載のトライステート・バッファ。
【００２６】〔実施態様６〕イネーブル信号が“ディス
エイブル”値を有する場合、ＡＣ動作中の出力負荷キャ
パシタンスが出力段の出力負荷キャパシタンスによのみ
依存するように、エミッタフォロワのベースに第１のＤ
Ｃ電圧レベルを供給し、エミッタ接地回路のベースに第
２のＤＣ電圧レベルを供給するため、前記電圧クランプ
回路が更に、エミッタ接地回路のベースに接続されてい
ることを特徴とする、実施態様１に記載のトライステー
ト・バッファ。
エイブル”値を有する場合、ＡＣ動作中の出力負荷キャ
パシタンスが出力段の出力負荷キャパシタンスによのみ
依存するように、エミッタフォロワのベースに第１のＤ
Ｃ電圧レベルを供給し、エミッタ接地回路のベースに第
２のＤＣ電圧レベルを供給するため、前記電圧クランプ
回路が更に、エミッタ接地回路のベースに接続されてい
ることを特徴とする、実施態様１に記載のトライステー
ト・バッファ。
【００２７】〔実施態様７〕電圧クランプ回路が第１と
第２のＤＣ電圧レベル設定素子を備えたことを特徴とす
る、実施態様６に記載のトライステート・バッファ。
第２のＤＣ電圧レベル設定素子を備えたことを特徴とす
る、実施態様６に記載のトライステート・バッファ。
【００２８】〔実施態様８〕前記第１のＤＣ電圧設定素
子が、エミッタフォロワのベースに接続された入力端子
とダイオード出力を有するダイオードを含み、イネーブ
ル信号が“ディスエイブル”値を有する場合にエミッタ
接地回路のベースに第２のＤＣ電圧レベルを設定する第
２ＤＣ電圧レベル設定素子が、ダイオード出力に接続さ
れたドレンと、イネーブル信号を受けるゲートと、第２
電源端子に接続されたソースとを有する電界効果トラン
ジスタを含むことを特徴とする、実施態様７に記載のト
ライステート・バッファ。
子が、エミッタフォロワのベースに接続された入力端子
とダイオード出力を有するダイオードを含み、イネーブ
ル信号が“ディスエイブル”値を有する場合にエミッタ
接地回路のベースに第２のＤＣ電圧レベルを設定する第
２ＤＣ電圧レベル設定素子が、ダイオード出力に接続さ
れたドレンと、イネーブル信号を受けるゲートと、第２
電源端子に接続されたソースとを有する電界効果トラン
ジスタを含むことを特徴とする、実施態様７に記載のト
ライステート・バッファ。
【００２９】〔実施態様９〕前記ダイオードが、互いに
接続されたベースとコレクタ、およびエミッタを有する
バイポーラ形トランジスタを含むことを特徴とする、実
施態様８に記載のトライステート・バッファ。
接続されたベースとコレクタ、およびエミッタを有する
バイポーラ形トランジスタを含むことを特徴とする、実
施態様８に記載のトライステート・バッファ。
【００３０】
【発明の効果】これまで説明したように、出力段のエミ
ッタフォロワ内のベース−エミッタ接合部の間で逆バイ
アス電圧をクランプすることによって、高インピーダン
ス状態中に最大供給電圧に耐える反転、または非反転ト
ライステート・バッファに本発明を使用できることが明
白であろう。逆バイアス電圧を制限することによって、
接合部が順方向バイアスされた場合の出力の漏れ電流が
低減し、それによってＩＣの寿命が延びる。その上、ト
ライステート・バッファの出力負荷キャパシタンスが低
くなり、それによって特に複数のバッファを共に使用し
た場合の伝搬遅延特性が向上する。
ッタフォロワ内のベース−エミッタ接合部の間で逆バイ
アス電圧をクランプすることによって、高インピーダン
ス状態中に最大供給電圧に耐える反転、または非反転ト
ライステート・バッファに本発明を使用できることが明
白であろう。逆バイアス電圧を制限することによって、
接合部が順方向バイアスされた場合の出力の漏れ電流が
低減し、それによってＩＣの寿命が延びる。その上、ト
ライステート・バッファの出力負荷キャパシタンスが低
くなり、それによって特に複数のバッファを共に使用し
た場合の伝搬遅延特性が向上する。
【図１】本発明の反転トライステート・バッファのブロ
ック図である。
ック図である。
【図２】図１に示したイネーブル回路の論理図である。
【図３】従来技術の反転トライステート・バッファのＡ
Ｃ動作中の出力キャパシタンスのモデル図である。
Ｃ動作中の出力キャパシタンスのモデル図である。
【図４】電圧クランプ回路を使用した、反転トライステ
ート・バッファの出力キャパシタンスのモデル図であ
る。
ート・バッファの出力キャパシタンスのモデル図であ
る。
【図５】バスをドライブするために使用した場合の、ト
ライステート・バッファの伝搬遅延を示したＳＰＩＣＥ
シミュレーション図である。
ライステート・バッファの伝搬遅延を示したＳＰＩＣＥ
シミュレーション図である。
【図６】バスをドライブするために使用した場合の、ト
ライステート・バッファの伝搬遅延を示したＳＰＩＣＥ
シミュレーション図である。
ライステート・バッファの伝搬遅延を示したＳＰＩＣＥ
シミュレーション図である。
【図７】図１に示した電圧クランプ回路を、バイポーラ
形トランジスタおよび電界効果トランジスタとして示し
た図である。
形トランジスタおよび電界効果トランジスタとして示し
た図である。
【図８】電圧クランプ回路としてバイポーラ形トランジ
スタを使用した、反転トライステート・バッファの詳細
回路図である。
スタを使用した、反転トライステート・バッファの詳細
回路図である。
１０：反転トライステート・バッファ １２：出力段 １６：イネーブル回路 １８：電圧クランプ回路
Claims (1)
- 【請求項１】出力負荷キャパシタンスを有し、以下の
（ａ）〜（ｃ）を備えたことを特徴とする、トライステ
ート・バッファ： （ａ）以下の（ａ−１）、（ａ−２）を含む、出力ノー
ドを有する出力段： （ａ−１）第１電源端子に接続されたコレクタと、出力
ノードに接続されたエミッタと、ベースを有するエミッ
タフォロワ； （ａ−２）出力ノードに接続されたコレクタと、第２電
源端子に接続されたエミッタと、ベースを有するエミッ
タ接地回路； （ｂ）前記出力段のベースに接続され、イネーブル信号
が“ディスエイブル”値を有する場合に出力ノードが高
インピーダンスを有し、イネーブル信号が“エイブル”
値を有する場合に出力ノードが入力信号に対応する値を
有するように、イネーブル信号に従って入力信号を制御
する、イネーブル信号を受けるイネーブル回路； （ｃ）前記イネーブル回路と、エミッタフォロワのベー
スと、第２電源端子に接続され、イネーブル信号が“デ
ィスエイブル”値を有する場合にエミッタフォロワのベ
ースとエミッタとの間の逆バイアスＤＣ電圧をクランプ
する電圧クランプ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US25975394A | 1994-06-10 | 1994-06-10 | |
| US259,753 | 1994-06-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088720A true JPH088720A (ja) | 1996-01-12 |
| JP3614210B2 JP3614210B2 (ja) | 2005-01-26 |
Family
ID=22986221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16792495A Expired - Fee Related JP3614210B2 (ja) | 1994-06-10 | 1995-06-09 | トライステート・バッファ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5726587A (ja) |
| JP (1) | JP3614210B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2011077672A (ja) | 2009-09-29 | 2011-04-14 | Sanyo Electric Co Ltd | 信号入出力回路 |
| KR20140100005A (ko) | 2013-02-04 | 2014-08-14 | 삼성전자주식회사 | 등화기 및 이를 구비한 반도체 메모리 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4490631A (en) * | 1982-08-30 | 1984-12-25 | National Semiconductor Corporation | Totem pole/open collector selectable output circuit |
| US4701642A (en) * | 1986-04-28 | 1987-10-20 | International Business Machines Corporation | BICMOS binary logic circuits |
| JP2569113B2 (ja) * | 1988-03-07 | 1997-01-08 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2619080B2 (ja) * | 1989-11-29 | 1997-06-11 | 株式会社東芝 | 出力回路 |
| US5107142A (en) * | 1990-10-29 | 1992-04-21 | Sun Microsystems, Inc. | Apparatus for minimizing the reverse bias breakdown of emitter base junction of an output transistor in a tristate bicmos driver circuit |
| US5153464A (en) * | 1990-12-14 | 1992-10-06 | Hewlett-Packard Company | Bicmos tri-state output buffer |
| US5426377A (en) * | 1993-03-17 | 1995-06-20 | Nec Corporation | BiMIS circuit |
-
1995
- 1995-06-09 JP JP16792495A patent/JP3614210B2/ja not_active Expired - Fee Related
-
1996
- 1996-09-03 US US08/711,315 patent/US5726587A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5726587A (en) | 1998-03-10 |
| JP3614210B2 (ja) | 2005-01-26 |
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