JPH0629821A - トライステート出力バッファとその操作方法 - Google Patents

トライステート出力バッファとその操作方法

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JPH0629821A
JPH0629821A JP3352292A JP35229291A JPH0629821A JP H0629821 A JPH0629821 A JP H0629821A JP 3352292 A JP3352292 A JP 3352292A JP 35229291 A JP35229291 A JP 35229291A JP H0629821 A JPH0629821 A JP H0629821A
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emitter
buffer
bipolar
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Robert Joly
ロバート・ジョリ
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Abstract

(57)【要約】 【目的】トライステート出力バッファの出力トランジス
タが逆バイアスで劣化するのを防止する。 【構成】バイポーラ出力トランジスタ１２のベース・エ
ミッタ間に可変抵抗器を構成するようにＣＭＯＳ前置ド
ライバを設けた。可変抵抗はトランジスタ１２が逆バイ
アスされるとき低抵抗となり、逆バイアス量を低減しト
ランジスタ１２の劣化を防止する。

Description

【発明の詳細な説明】
【０００１】
【発明の技術分野】この発明は一対のバイポーラ出力ト
ランジスタのトーテンポールあるいは直列構成を含むト
ライステート出力バッファに関する。より詳細には、こ
の発明はエミッタホロワのベース−エミッタ接合を有害
なレベルの逆バイアスから保護し、バッファが非稼動に
されたときに導通するのを防止する回路に関する。
【０００２】
【従来技術とその問題点】トライステートロジックの動
作には“高”レベルおよび“低”レベルの２値論理に加
えて高インピーダンスあるいは“非稼動”状態を必要と
する。その結果、その出力が“浮動する”場合がある。
これによってある回路構成では重大な問題が引き起こさ
れることがある。
【０００３】従来のバイポーラトライステートバッファ
には２トランジスタプッシュプル出力ドライバー段が含
まれることがあり、第１のバイポーラトランジスタが直
流電圧源と出力負荷の間に結合され、同タイプの第２の
バイポーラトランジスタが出力負荷とグラウンドの間に
結合される。このタイプの従来のトライステートバッフ
ァの出力段を図２の概略回路図に示す。動作中、第１の
エミッタホロワバイポーラトランジスタ１２をオンし、
第２の出力トランジスタ１４をオフすることによって出
力ノード１０は高電圧状態となる。第１のバイポーラト
ランジタ１２をオフし、第２のトランジスタ１４をオン
することによって低電圧状態となる。両方のトランジス
タをオフする（非稼動状態）ことによって出力ノード１
０は高インピーダンスとなる。前述したように、出力ノ
ード１０はこのバッファがイネーブル（稼動）されない
とき浮動する。以下において、イネーブル（ｅｎａｂｌ
ｅ）を稼動、デイスエーブル（ｄｉｓａｂｌｅ）を非稼
動とする。通常、図２に示すタイプのトライステートバ
ッファにおいては、トランジスタ１２および１４のベー
スは非稼動状態にあるときグラウンドに結合される。ノ
ード１０はトランジスタ１２のベースを高レベルにし、
トランジスタ１４のベースを低レベルにすることで高状
態とされ、あるいはその逆とされる。
【０００４】もちろん、外部Ｉ／Ｏドライバ回路１６は
一般に出力ノード１０に結合され、この出力ノード１０
はまたエミッタホロワトランジスタ１２のエミッタ端子
に結合される。ドライバ１６は、ドライバ１６が“トラ
ンスミッタ”モードと“レシーバ”モードのいずれで動
作するかによって状態が定まるスイッチあるいはゲート
とノード１０をドライバ１６に結合する導体のキャバシ
タンスを表すコンデンサ１６’によって表される。コン
デンサ１６’が存在することによってノード１０のスイ
ッチング遷移時間がバイポーラトランジスタ１２のベー
スにおけるスイッチング遷移時間より長くなる。これに
よって稼動時トランジスタ１２が、従ってバッファ全体
が、劣化するという問題が生ずる。これはトランジスタ
１２がノード１０の高−低遷移中に逆バイアスとなるこ
とがあるためである。
【０００５】この望ましくないトランジタ１２の逆バイ
アスはバッファが稼動にされるときに発生することがあ
るが、このような状態は過渡的なものである。バッファ
が非稼動とされたとき、より重大な非過渡的逆バイアス
（および順バイアス）が発生することがある。ドライバ
１６はトランスミッタモードで動作するときノード１０
を駆動する。レシーババッファはこのときに非稼動とさ
れ、トランジスタ１２のエミッタとノード１０の間が接
続されていることによって、出力段は外部ドライバの出
力に従う。トランジスタ１２のベースとエミッタの間に
かなりの逆バイアス電圧（ＶBE＜０）が加わることによ
って、緩やかな劣化が発生し、またチップの長期的な信
頼性に影響することがある。さらに、出力トランジスタ
の順バイアスは非稼動とされたバッファ内に意図しない
電流を誘起し、それによってその効果的な動作が阻害さ
れることがある。
【０００６】
【発明の目的】この発明は、まずトライステート出力バ
ッファを改善して出力ノードに高信号レベル、低信号レ
ベル、および高インピーダンス出力を選択的に提供する
ことを可能とすることによって、従来技術の上述の欠点
を克服するものである。
【０００７】
【発明の概要】この発明は入力信号を受け取るための入
力ポートと稼動／非稼動信号を受け取るための稼動ポー
ト、第１および第２の電源端子の間に直列に接続された
第１および第２のバイポーラ出力トランジスタを含むタ
イプのトライステート出力バッファの改善に関する。第
１のトランジスタのコレクタは第１の電源端子に導通し
ており、第１のトランジスタのエミッタは出力ノードに
導通している。第２のトランジスタのコレクタは出力ノ
ードに導通しており、第２のトランジスタのエミッタは
第２の電源端子に導通している。この発明によって提供
される上述のタイプのトライステート出力バッファの改
善には、第１のバイポーラトランジスタのエミッタをそ
のベースに接続するための回路が含まれる。このような
回路には第１のトランジスタを有害なバイアスから選択
的に保護する手段が含まれる。
【０００８】本発明の第２の側面としては、この発明は
入力信号を受け取るための入力ポートと稼動／非稼動信
号を受け取るための稼動ポートを含むタイプのトライス
テートバッファを動作させるための方法を提供する。さ
らにこのバッファは第１および第２の電源端子の間に直
列に接続された第１および第２のバイポーラトランジス
タを含む。第１のトランジスタのコレクタは第１の電源
端子に導通しており、第１のトランジスタのエミッタは
出力ノードに導通している。第２のトランジスタのコレ
クタは出力ノードに導通しており、第２のトランジスタ
のエミッタは第２の電源端子に導通している。上述のタ
イプのバッファに関するこの発明の方法には、第１のト
ランジスタのエミッタとベースの間の回路接続を提供す
るステップ、およびその中での電流の流れを選択的に調
整するステップが含まれる。このような選択的調整によ
って、第１のトランジスタが有害なバイアスから保護さ
れる。なお以下の説明中の符号に対応する図中の符号は
この発明の各種の機構を指し、説明および図面を通じて
同一符号は同一機構を指す。
【０００９】図１は本発明の動作原理を説明するための
概略ブロック図である。本発明の原理では、トーテンポ
ール構成の出力トランジスタ１２および１４を含むタイ
プのトライステート出力バッファのエミッタホロワトラ
ンジスタ１２が有害な逆バイアスから保護され、このバ
ッファが非稼動時、その出力ノードが外部ドライバ１６
によって活性化されて導通するのを防止する。前記の通
り、従来技術においては、エミッタホロワトラランジス
タは、ベース−エミッタ接合への重大な逆バイアスにほ
とんど連続的にさらされ、信頼性の問題を発生しやすか
った。
【００１０】この発明はｎｐｎトランジスタ１２および
１４からなり、ノード１０が“高レベル”から“低レベ
ル”に遷移し、バッファが稼動とされるとき、およびバ
ッファが非稼動とされ、ノードが外部ドライバ１６によ
って高レベルに駆動されるとき逆バイアスの問題が発生
するバッファに対して説明される。以下の説明からわか
るように、また当該技術の熟練者には理解されるよう
に、これに対応する問題は、ノード１０が“低レベル”
から“高レベル”に遷移する時、ノードが外部ドライバ
１６によって低レベルに駆動されるときｐｎｐトランジ
スタからなるトーテンポール出力段にも発生する。ま
た、図３に示す詳細な回路からｐｎｐ出力装置を採用し
てもこの発明の利点が達成されるように対応する変更を
加えることが容易にできることが理解されるであろう。
【００１１】図１に戻ると、代表的な容量性素子１６’
を含む外部ドライバ１６がバッファ１８が非稼動とされ
る（Ｅが“低レベル”である）時にのみ出力ノード１０
に接続される。バッファ１８が稼動とされる（Ｅが“高
レベル”である）とき、前置ドライバ回路２０は、ドラ
イバ１２の飽和を防止するために制御された方法で、エ
ミッタホロワトランジスタ１２をオンし、トランジスタ
１４をオフする（ノード１０を高レベルに駆動する）、
あるいはエミッタホロワトランジスタ１２をオフし、ト
ランジスタ１４をオンする（ノード１０を低レベルに駆
動する）。さらに、前置ドライバ回路２０は、トランジ
スタ１２のベースとエミッタの間に、可変抵抗器２２に
よって代表されるクランプを提供する。このクランプは
バッファ１８が稼動とされるとき、抵抗器２２がノード
１０において低−高出力遷移の発生を可能とするような
大きな値に設定され、またノード１０において高−低遷
移が発生するとき小さな値に設定されるように機能す
る。上述したように、ｎｐｎトランジスタからなる出力
段に対しては、ノード１０における高−低遷移の結果と
してトランジスタ１２に重大な逆バイアスが加わる可能
性があり、可変抵抗器２２の抵抗値を下げることによっ
て二つの効果が得られる。まず、抵抗器２２の値を小さ
くすることによって、トランジスタ１２のベースからキ
ャリアが抽出され、トランジスタ１２がオフされる。第
２に、抵抗値が小さくなると、トランジスタ１２のベー
スエミッタ電圧の値が小さくなり、トランジスタ１２の
重大な逆バイアスが防止される。
【００１２】バッファ１２が非稼動とされると、トラン
ジスタ１４がオフされ、可変抵抗器は小さな値に設定さ
れる。さらに、可変抵抗器２２への物理的接続を除いて
は、トランジスタ１２は基本的に前置ドライバ２０から
遮断される。可変抵抗器２２の値を低い値に維持するこ
とによって、特に外部ドライバ１６によってバッファ１
８に課される高−低出力遷移の場合に、トランジスタ１
２の導通が防止される（ｎｐｎ出力トランジスタの場
合）。さらに、これも重要なことであるが、この抵抗値
はトランジスタ１２のベース−エミッタ接合の逆バイア
スを防止するために、低−高出力遷移中は低い値に維持
される。
【００１３】以上、この発明の一実施例を簡単に説明し
たが、この発明によるＣＭＯＳを含むトライステートバ
ッファを図３の概略図に示す。図３に示す回路は集積回
路の形態で製作するのに適しており、デジタルデータ入
力信号ＶINを受け取るためのノードあるいは端子２４を
含む。このバッファは第１の電源端子２５と第２の電源
端子２５’の間で動作する。５ボルトの電源電圧が第１
の電源端子２５に印加され、第２の電源端子２５’はグ
ラウンドに維持される。
【００１４】稼動信号ＥがｐチャンネルＦＥＴ２６、お
よびＰチャンネルＦＥＴ３０とともに伝送ゲート３２を
形成するｎチャンネルＦＥＴ２８に印加され、その導電
性を制御する。イネーブル信号Ｅの補数Ｅが図３に示す
ＰチャンネルＦＥＴ３０、ｎチャンネルＦＥＴ３４およ
びｎチャンネルＦＥＴ３６に印加され、その導電性を制
御する。この相補的な信号ＥおよびＥがこのバッファの
状態を制御する。Ｅが高レベル（−Ｅは低レベル）であ
るとき、デジタル入力信号ＶINが出力ノード１０のレベ
ルを決定する。Ｅが低レベルであり、−Ｅが高レベルで
あるとき、このバッファは非稼動状態であり、ノード１
０に高インピーダンスが現れる。以上によってトライス
テートバッファの機能的必要条件が定義され、図３の回
路は従来の装置と比較して各種の利点を提供しつつ、こ
のような基本的な機能を果たす。
【００１５】図３において、第２の伝送ゲート３８はｎ
チャンネルＦＥＴ４０とｐチャンネルＦＥＴ４２からな
る。図示するように、ＦＥＴ４０および４２のゲートに
おける信号は、ｐチャンネルＦＥＴ４４とｎチャンネル
ＦＥＴ４６からなるインバータへの図示するような接続
の結果として、常に位相を異にしている。ｐチャンネル
ＦＥＴ４８は導通時にエミッタホロワトランジスタ１２
のベース電圧を引き上げまた伝送ゲート３８と同時にオ
ンとなることはない。ｎチャンネルＦＥＴ５０は伝送ゲ
ート３８と連動して出力ノード１０の高−低遷移中に出
力トランジスタ１４をオンさせる働きをする。十分低い
出力電圧において、ＦＥＴ５０はトランジスタ１４のベ
ース電圧とコレクタ電圧を均等化する傾向を有する抵抗
器として働き、出力電圧が約０．６ボルト以下に降下す
るときにそれをオフして、トランジスタ１４が飽和す
る。この出力が高レベルであるとき、ｎチャンネルＦＥ
Ｔ５２が導通し、出力トランジスタ１４をオフする。デ
ジタルデータＶINを受け取るｐチャンネルＦＥＴ５４と
ｎチャンネルＦＥＴ５６は図３の回路を完成させる。次
に示すように、ＦＥＴ５４とＦＥＴ５６は、バッファが
稼動とされるとき（Ｅが高レベルであるとき）、インバ
ータと同様にはたらき、所定の回路ノードを前置ドライ
バ回路の残りの部分を駆動するために適当なレベルに引
き上げる。
【００１６】図４の（ａ）は稼動とされたとき（Ｅが高
レベル、−Ｅが低レベル）の動作を反映するために簡単
化された回路の構成を示すこの発明のトライステートバ
ッファの概略図であり、図４の（ｂ）は非稼動とされた
とき（Ｅが低レベル、−Ｅが高レベル）のこのバッファ
の動作を説明するために簡単化された対応する概略回路
図である。図４の（ａ）およぴ図４（ｂ）を参照して行
う以下の説明において、これらの図に示されない回路構
成要素に言及することがある。これらを図示しないの
は、図３の“基本的な”回路の特定構成要素に対する稼
動信号Ｅと非稼動信号Ｅの効果に起因し、同図を参照す
ることによって十分理解することができる。）図４の
（ａ）において、出力ノード１０の状態はＶINに応答
し、このバッファが非稼動であるときノード１０には常
に高インピーダンスが提供される。
【００１７】まず、図４の（ａ）に示す稼動とされた状
態の前置ドライバの構成について説明する。ｐチャンネ
ルＦＥＴ２６とｎチャンネルＦＥＴ３４のゲートに提供
される信号はこれらの素子を非導通に変え、遷移ゲート
３２のＦＥＴのゲートに印加される信号は、それを低イ
ンピーダンス導電素子に変える。したがって、図４の
（ａ）に示すように、ＦＥＴ５４および５６はデジタル
データ入力信号ＶINを受けるためのバッファのインバー
タ段を形成する。さらに、ＦＥＴ３６のゲートに印加さ
れる低入力はこの素子を非導通に変え、ｎチャンネルＦ
ＥＴ５２は出力トランジスタ１４のベースとエミッタの
相互接続を制御する。
【００１８】このバッファが稼動とされ（Ｅが高レベ
ル、−Ｅが低レベル）、入力ノード２４に印加される２
値信号ＶINが高レベルであるとき、ｎチャンネルＦＥＴ
５６が導通し、ノード５８および６０を低レベルに駆動
する。ノード６０の低レベル状態は同時にＦＥＴ４４お
よび４６のゲートに印加され、ＦＥＴ４４および４６は
組み合わさってインバータを形成し、それによってＦＥ
Ｔ４４が導通し、ノード６２を引き上げる。ｎチャンネ
ルＦＥＴ４０のゲートに低電圧が印加され、ｐチャンネ
ルＦＥＴ４２のゲートに高電圧が印加されるため、伝送
ゲート３８は非導通とされる。図２において、これは可
変抵抗器２２が大きく、低−高出力遷移の発生が可能で
ある状況に対応する。
【００１９】ノード６０における低電圧レベルはｐチャ
ンネルＦＥＴ４８に印加され、それを導通状態にし、エ
ミッタホロワトランジスタ１２のベース電圧を引き上げ
る。出力ノード１０の状態はそれ以前は低レベルであ
り、負荷コンデンサ１６’はバイポーラトランジスタ１
２のベース電圧レベルの遷移に続くノード１０の状態を
維持する。その結果、トランジスタ１２は順バイアスさ
れまた導通状態であり、出力ノード１０を高レベルに駆
動する。同時に、ノード５８の低レベル状態がｎチャン
ネルＦＥＴ５０のゲートに印加され、それを開回路とす
る。ノード１０の電圧や低レベルである限り、トランジ
スタ１４は関与しないままである。しかし、ノード１０
において高電圧レベルへの遷移が起こると、ｎチャンネ
ルＦＥＴ５２が導通し、そのベース端子をグラウンドに
接続し、トランジスタ１４をオフ状態にクランプする。
【００２０】逆に、ノード２４に印加されたデジタルデ
ータ信号ＶINが低レベルであるとき、ＦＥＴ５４が導通
し、ノード６０を引き上げる。これによってＦＥＴ４６
がオンされ、ノード６２が引き下げられる。ＦＥＴ４２
のゲートに低電圧が印加されるのと同時にＦＥＴ４０の
ゲートに高電圧が印加され、伝送ゲート３８を導通状態
にし、エミッタホロワトランジスタ１２のベースとエミ
ッタの間に低抵抗通路を提供する。再び図２に戻ると、
これは可変抵抗器２２をトランジスタ１２のベースから
キャリアを抽出し、それをオフさせる小さい値に設定す
ることに対応する。さらに、トランジスタ１２のベース
とエミッタの間の比較的小さい抵抗は、トランジスタ１
２のベース−エミッタ電圧を低い値にし重大な逆バイア
ス印加を防止する。
【００２１】ノード５８は高レベルに駆動され、ＦＥＴ
５０を導通状態にし、出力レジスタ１４のコレクタとベ
ースの間に低抵抗通路を提供する。トランジスタ１４の
ベースは短時間１ボルトにまで上がり、非常に強い導通
を提供する。このとき、ＦＥＴ５０の供給することので
きる電流がすべてトランジスタ１４のベースに注入され
る。次に、ノード１０のレベルはノード１０とトランジ
スタ１４のベースが約０．６ボルトになるまで引き下げ
られる。これによってこのバッファの高−低遷移が完了
する。
【００２２】非稼動とされたバッファ（Ｅが低レベル、
−Ｅが高レベル）の実質構成を図４の（ｂ）に示す。図
示するように、ｐチャンネルＦＥＴ２６、ｎチャンネル
ＦＥＴ３４、およびｎチャンネルＦＥＴ３６は導通し、
伝送ゲート３２を構成するｎチャンネルＦＥＴ３４とｐ
チャンネルＦＥＴ３０は導通しない。その結果、ノード
６０および５８は減結合され、ＦＥＴ２６、ＦＥＴ３４
およびＦＥＴ５２は非稼動となったバッファから実質的
に“除去される”。入力ノード２４に印加される電圧に
関係なく、ノード５８および６４は低レベルであり、ノ
ード６０は高レベルである。
【００２３】ノード６０の高レベル状態によってＦＥＴ
４６が導通し、ノード６２を引き下げる。したがって、
ｐチャンネルＦＥＴ４２のゲートに低電圧が印加される
のと同時にｎチャンネルＦＥＴ４０のゲートに高電圧が
印加される。その結果、この二つのＦＥＴからなる伝送
ゲート３８が導通し、エミッタホロワ出力トランジスタ
１２のエミッタとベースの間に低抵抗接続が完成する。
同時に、ＦＥＴ４８とＦＥＴ５０は開回路としてはたら
き、前述した低抵抗エミッタ−ベース回路道路を例外と
して、基本的にはエミッタホロワトランジスタ１２を前
置ドライバの他の部分から遮断する。
【００２４】トランジスタ１２のエミッタ−ベース抵抗
を低く維持することによって、このトランジスタの導
通、特に外部ドライバによってこのバッファに加えられ
る高−低出力遷移中の導通を防止する。稼動とされたバ
ッファについて前述したように、高−低出力遷移中のこ
の接合の逆バイアスを防止するためにエミッタ−ベース
抵抗を低く維持することも重要である。出力トランジス
タ１４は非稼動状態においてオフされる。これは、前述
したように、このトランジスタのエミッタとベースの間
に設けられた低抵抗通路が出力ノード１０に加えられる
電圧に関係なくその順バイアスを防止するためである。
したがって、このバッファは非稼動とされたときノード
１０に高インピーダンス出力を提供する。
【００２５】図５の（ａ）と（ｂ）は入力パルスに対す
るこの発明によるバッファの応答のグラフである。図５
の（ａ）と図５の（ｂ）のデータは、５ｐＦの負荷キャ
パシタンスに基づくシミュレーションから得られる。
【００２６】図６の（ａ）と図６の（ｂ）は、５０ｐＦ
の前置ドライバキャパシタンスによるシミュレーション
に基づく、入力パルスに対するこの発明によるバッファ
の応答を表す対応するデータのグラフである。
【００２７】図５の（ａ）と図６の（ａ）は、入力パル
スＶIN７０とノード１０の応答の間の関係を示す（カー
ブ７２）。いずれの場合も、このバッファへの入力は出
力ノード１０において忠実に再現されることがわかる。
【００２８】図５の（ｂ）と図６の（ｂ）は、エミッタ
ホロワ出力トランジスタ１２に加えられるベース−エミ
ッタバイアスのグラフである。前述したように、ここに
は時間差Δｔがあり、この時間差の間トランジスタ１２
のベースが低レベルに切り替わった後ノード１０は高レ
ベルにとどまる。（図５の（ａ）と図６の（ａ）の比較
から、エミッタホロワトランジスタが従来の構成におけ
る重大な逆バイアスにさらされるこの期間は、追加の負
荷キャパシタンスを入れることによって大幅に長くなる
ことがわかる。）図５の（ｂ）と図６の（ｂ）から、ベ
ース−エミッタ電圧はΔｔ間に決して重大な負の値を取
らないことがわかる。
【００２９】図７の（ａ）と図７の（ｂ）および図８の
（ａ）と図８の（ｂ）のグラフはバッファの非稼動状態
（Ｅが低レベル、−Ｅが高レベル）に関するシミュレー
ションに基づくデータである。より詳細には、図７の
（ａ）と図７の（ｂ）のデータは外部ドライバからの高
電圧によるノード１０の駆動に対するこのバッファの応
答に関し、図８の（ａ）と図８の（ｂ）のデータは外部
ドライバからに低レベル電圧による出力ノード１０の駆
動に関する。
【００３０】図９は図７の（ａ）、図７の（ｂ）、図８
の（ａ）および図８の（ｂ）のデータを得るための外部
ドライバの概略図である。パルス発生器７４はグラウン
ドとノード７６の間に配置される。ノード７６に与えら
れる電圧はｐチャンネルＦＥＴ７８とｎチャンネルＦＥ
Ｔ８０のゲートに送られる。ＦＥＴ７８および８０は交
互に導通し、ノード１０を電源電圧２５あるいはグラウ
ンド電圧２５’のいずれかに引き上げる。図７の
（ａ）、図７の（ｂ）、図８の（ａ）および図８の
（ｂ）のデータは、図９に示す大きな外部ドライバと組
み合わせてわずか５ｐＦの容量性ローディングに関する
ものである。したがって、逆バイアスとバイポーラトラ
ンジスタの導通に対するこのバッファの強さをテストす
るのに適した非常に高速の出力遷移が提供される。
【００３１】発生器７４からノード７６に提供される電
圧を図７の（ａ）と図８の（ａ）にパルス８２として示
し、出力ノード１０の応答をカーブ８４で示す。出力ト
ランジスタのベース−エミッタバイアスをカーブ８６で
示す。上述の二つの図は同じ結果を示すことに注意しな
ければならない。それぞれの場合において、トランジス
タ１２の逆バイアスは非常に短い時間のごくわずかな電
圧である。
【００３２】図７の（ｂ）と図８の（ｂ）は外部ドライ
バによって出力ノード１０に印加される電圧に応答する
出力トランジスタ１２および１４中を流れる電流８８お
よび９０のグラフである。前述したように、いずれの場
合もこのような電流は非常に小さく、避けられない容量
性結合に対応する。
【００３３】
【発明の効果】以上詳述したように、この発明はバイポ
ーラ出力トランジスタのトーテンポール構成を含むタイ
プの改善されたトライステートバッファを提供する。こ
の発明の原理を用いることによって、従来技術を阻害し
てきたエミッタホロワ出力トランジスタの重大かつ有害
な逆バイアスを防止あるいは除去することができる。
【図面の簡単な説明】
【図１】本発明の一実施例に基づくトライステート出力
バッファの概略ブロック図である。
【図２】エミッタホロワバイポーラトランジスタに印加
される逆バイアスを説明するための従来技術のトライス
テートバッファの概略回路図である。
【図３】本発明の一実施例のＣＭＯＳ前置ドライバを含
むトライステート出力バッファの詳細化概略回路図であ
る。
【図４】本発明の一実施例のトライステート出力バッフ
ァの稼動、非稼動動作を反映して簡単化した概略回路図
である。
【図５】本発明の一実施例のバッファの入力パルスに対
する応答を示すグラフである（負荷５ｐＦのとき）。
【図６】本発明の一実施例のバッファの入力パルスに対
する応答を示すグラフである（負荷５０ｐＦのとき）。
【図７】本発明の一実施例のバッファの出力へ外部ドラ
イバから高圧が印加されたときの非稼動時応答を示すグ
ラフである。
【図８】本発明の一実施例のバッファの出力へ外部ドラ
イバから低電圧が印加されたときの非稼動時応答を示す
グラフである。
【図９】本発明の一実施例のバッファの出力ノードに所
定の電圧を印加するための外部ドライバの概略回路図で
ある。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】後記（イ）及至（ホ）より成るトライステ
    ート出力バッファ。 （イ）ベースと出力端子に電気接続されたエミッタと第
    １の電源端子に電気接続されたコレクタとを有する第１
    のバイポーラ出力トランジスタ。 （ロ）ベースと前記出力端子に電気接続されたコレクタ
    と第２の電源端子に電気接続されたエミッタとを有する
    第２のバイポーラ出力トランジスタ。 （ハ）前記第１、第２のバイポーラ出力トランジスタの
    それぞれのベースに電気接続され、入力信号に応答し
    て、該入力信号に対応する出力信号を前記出力端子に付
    与するように前記第１、第２のバイポーラ出力トランジ
    スタを作動せしめるための信号手段。 （ニ）前記第１、第２のバイポーラ出力トランジスタの
    それぞれのベースに電気接続され、稼動信号に応答し
    て、該稼動信号が“非稼動”値を提するとき、前記信号
    手段を無視して、前記出力端子を高インピーダンス状態
    にせしめる稼動手段。 （ホ）前記出力端子が前記高インピーダンス状態のと
    き、前記第１のバイポーラ出力トランジスタのエミッタ
    ・ベース間逆バイアスを防止するための回路手段。
  2. 【請求項２】前記回路手段が前記第１のバイポーラ出力
    トランジスタのベース・エミッタ間に接続された可変抵
    抗型電流通路と前記稼動信号が前記“非稼動”値をとる
    とき前記電気通路が低抵抗を提するようにするための手
    段とから成ることを特徴とする請求項１記載のトライス
    テート出力バッファ。
  3. 【請求項３】入力信号を受信するための入力ポートと稼
    動／非稼動信号を受信するための稼動ポートと第１、第
    ２の電源端子間に直列接続された第１、第２のバイポー
    ラトランジスタとを含み、前記第１のバイポーラトラン
    ジスタは前記第１の電源端子に電気接続されたコレクタ
    と出力端子に電気接続されたエミッタとベースとを有
    し、前記第２のバイポーラトランジスタは前記出力端子
    に電気接続されたコレクタと前記第２の電源端子に電気
    接続されたエミッタとを有するようにしたトライステー
    ト出力バッファを動作させる方法であって、前記稼動／
    非稼動信号が“非稼動”値をとるとき、逆バイアスを防
    止するため前記第１のバイポーラトランジスタの前記エ
    ミッタと前記ベースとを電気接続し、前記稼動／非稼動
    信号が“稼動”値をとるとき、前記第１のバイポーラト
    ランジスタの前記エミッタと前記ベースとを電気絶縁す
    るようにしたトライステート出力バッファの操作方法。
JP3352292A 1990-12-14 1991-12-13 トライステート出力バッファとその操作方法 Pending JPH0629821A (ja)

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