JPS63125017A - ３ステ−ト付相補型ｍｏｓ集積回路 - Google Patents
３ステ−ト付相補型ｍｏｓ集積回路Info
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- JPS63125017A JPS63125017A JP61272602A JP27260286A JPS63125017A JP S63125017 A JPS63125017 A JP S63125017A JP 61272602 A JP61272602 A JP 61272602A JP 27260286 A JP27260286 A JP 27260286A JP S63125017 A JPS63125017 A JP S63125017A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、３ステート付相補型ＭＯＳ集積回路に関し
、特に制御入力にスローパルスが入った時の回路の発振
を抑える回路に関するものである。
、特に制御入力にスローパルスが入った時の回路の発振
を抑える回路に関するものである。
第２図は従来の３ステート付相補型ＭＯＳ集積回路を示
し、図において、１は入力端子（ＩＮ）、２は出力端子
（ＯＵＴ） 、３はＶＣＣの電圧が供給されるｔＲ端子
、４はＧＮＤ端子、５は出力の状態を決定する制御人力
φ、６は制御人力φ５が反転した反転制御人力φ、ＰＬ
、Ｐ２．Ｐ３．Ｐ４およびＰ６はＰチャネルＭＯＳ）ラ
ンジスタ、Ｎ１、Ｎ２．Ｎ３．Ｎ４およびＮ６はＮチャ
ネルＭＯＳ）ランジスタであり、トランジスタＰＬ、Ｎ
１は出力回路１０を構成し、トランジスタＰ２〜Ｐ４．
Ｎ２〜Ｎ４は該出力回路を駆動する出力前段回路２０を
構成している。
し、図において、１は入力端子（ＩＮ）、２は出力端子
（ＯＵＴ） 、３はＶＣＣの電圧が供給されるｔＲ端子
、４はＧＮＤ端子、５は出力の状態を決定する制御人力
φ、６は制御人力φ５が反転した反転制御人力φ、ＰＬ
、Ｐ２．Ｐ３．Ｐ４およびＰ６はＰチャネルＭＯＳ）ラ
ンジスタ、Ｎ１、Ｎ２．Ｎ３．Ｎ４およびＮ６はＮチャ
ネルＭＯＳ）ランジスタであり、トランジスタＰＬ、Ｎ
１は出力回路１０を構成し、トランジスタＰ２〜Ｐ４．
Ｎ２〜Ｎ４は該出力回路を駆動する出力前段回路２０を
構成している。
次に動作について説明する。
制御人力φ５がＬ”、反転制御人力φ６が“Ｈ”のとき
、トランジスタＰ３およびＮ３はオフし、トランジスタ
Ｐ４によび′Ｎ４はオンし、出力はイネーブル状態とな
る。従って、入力端子１が“Ｌ″の時、出力端子２には
“Ｌ”が、また入力端子１が“Ｈ”の時、出力端子２に
は“Ｈ”が現ねれる。
、トランジスタＰ３およびＮ３はオフし、トランジスタ
Ｐ４によび′Ｎ４はオンし、出力はイネーブル状態とな
る。従って、入力端子１が“Ｌ″の時、出力端子２には
“Ｌ”が、また入力端子１が“Ｈ”の時、出力端子２に
は“Ｈ”が現ねれる。
一方、制御人力φ５が“Ｈ”、反転制御入カフ６がＬ″
のとき、トランジスタＰ３およびＮ３はオンし、トラン
ジスタＰ４およびＮ４はオフする。従って、入力端子１
の状態にかかわらずトランジスタＰ１およびＮ１はオフ
して、出力端子２は高インピーダンス状態となる。
のとき、トランジスタＰ３およびＮ３はオンし、トラン
ジスタＰ４およびＮ４はオフする。従って、入力端子１
の状態にかかわらずトランジスタＰ１およびＮ１はオフ
して、出力端子２は高インピーダンス状態となる。
第３図は第２図に示す回路のタイミングチャートであり
、第３図中の（１）のタイミングにおいては、出力前段
回路を構成する各トランジスタのオン、オフの関係は、
トランジスタＰ２．Ｎ４゜Ｎ３がオン、トランジスタＰ
３．Ｐ４．Ｎ２がオフであり、（ＩＩ）のタイミングに
おいては、トランジスタＰ３．Ｐ４．Ｎ２がオン、トラ
ンジスタＰ２．Ｎ４．Ｎ３がオフである。ここで、（１
）および（Ｉ［）のタイミングでオンしている出力前段
回路を抵抗を用いて表わすと、第４図（ａｌおよび山）
に示す等価回路のようになる。従って、（Ｉ）および（
Ｕ）のタイミングでは出力前段回路に貫通電流が流れる
こととなる。
、第３図中の（１）のタイミングにおいては、出力前段
回路を構成する各トランジスタのオン、オフの関係は、
トランジスタＰ２．Ｎ４゜Ｎ３がオン、トランジスタＰ
３．Ｐ４．Ｎ２がオフであり、（ＩＩ）のタイミングに
おいては、トランジスタＰ３．Ｐ４．Ｎ２がオン、トラ
ンジスタＰ２．Ｎ４．Ｎ３がオフである。ここで、（１
）および（Ｉ［）のタイミングでオンしている出力前段
回路を抵抗を用いて表わすと、第４図（ａｌおよび山）
に示す等価回路のようになる。従って、（Ｉ）および（
Ｕ）のタイミングでは出力前段回路に貫通電流が流れる
こととなる。
従来の３ステート付相補型ＭＯＳ集積回路は以上のよう
に構成されており、制御人力φとその反転制御人力ｉの
電位レベル変化に時間差があり、両者の電位レベルが同
じとなるタイミングにおいて、出力前段回路に貫通電流
が流れることとなり、このため、出力回路のゲート入力
が不安定となり、出力回路に大きな貫通電流が流れ、こ
の電流がＧＮＤをゆさぶりデバイスを発振させるなどの
問題点があった。
に構成されており、制御人力φとその反転制御人力ｉの
電位レベル変化に時間差があり、両者の電位レベルが同
じとなるタイミングにおいて、出力前段回路に貫通電流
が流れることとなり、このため、出力回路のゲート入力
が不安定となり、出力回路に大きな貫通電流が流れ、こ
の電流がＧＮＤをゆさぶりデバイスを発振させるなどの
問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、制御入力とその反転制御入力の電位レベルが
同じとなるタイミングにおいても、出力前段回路に貫通
電流が流れるのを防止でき、デバイスの発振を防止する
ことができる３ステート付和補型ＭＯＳ集積回路を提供
することを目的とする。
たもので、制御入力とその反転制御入力の電位レベルが
同じとなるタイミングにおいても、出力前段回路に貫通
電流が流れるのを防止でき、デバイスの発振を防止する
ことができる３ステート付和補型ＭＯＳ集積回路を提供
することを目的とする。
この発明に係る３ステート付相補型ＭＯＳ集積回路は、
出力前段回路のうち、出力回路のＰチャネル、Ｎチャネ
ルＭＯＳ）ランジスタのゲート入力間の回路を、制御信
号が入力される第４のＰチャネルＭＯＳ）ランジスタと
反転制御信号が入力される第５のＮチャネルＭＯＳトラ
ンジスタとが直列接続されてなる第１直列回路と、制御
信号が入力される第５のＰチャネルＭＯＳＩ−ランジス
タと反転側ｍ信号が入力され−ｉｎる第４のＮチャネリ
Ｕ ルＭＯＳ）ランジスタとが直列接続され売第２直列回路
とが並列接続されてなる並列回路としたものである。
出力前段回路のうち、出力回路のＰチャネル、Ｎチャネ
ルＭＯＳ）ランジスタのゲート入力間の回路を、制御信
号が入力される第４のＰチャネルＭＯＳ）ランジスタと
反転制御信号が入力される第５のＮチャネルＭＯＳトラ
ンジスタとが直列接続されてなる第１直列回路と、制御
信号が入力される第５のＰチャネルＭＯＳＩ−ランジス
タと反転側ｍ信号が入力され−ｉｎる第４のＮチャネリ
Ｕ ルＭＯＳ）ランジスタとが直列接続され売第２直列回路
とが並列接続されてなる並列回路としたものである。
この発明においては、制御入力と反転制御人力とが同じ
電位レベルとなるタイミングにおいても、第４及び第５
のＰチャネルＭＯＳ）ランジスタ、又は第４及び第５の
ＮチャネルＭＯＳ）ランジスタがオフするので、上記タ
イミング時に出力前段回路に貫通電流が流れるのを防止
でき、デバイスの発振を防止することができる。
電位レベルとなるタイミングにおいても、第４及び第５
のＰチャネルＭＯＳ）ランジスタ、又は第４及び第５の
ＮチャネルＭＯＳ）ランジスタがオフするので、上記タ
イミング時に出力前段回路に貫通電流が流れるのを防止
でき、デバイスの発振を防止することができる。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例による３ステート付相補型
ＭＯＳ集積回路を示し、図において、１〜６．１０．Ｐ
ｉ〜Ｐ３．Ｐ６、Ｎ１〜Ｎ３．Ｎ６は第２図に示す従来
例と同じであり、同様に接続されている。Ｐ４’、Ｐ５
’はそれぞれそのゲートが制御人力φ５に接続されたＰ
チャネルＭＯＳトランジスタ、Ｎ４’、Ｎ５’はそれぞ
れそのゲートが反転制御入力φ６に接続されたＮチャネ
ルＭＯＳ）ランジスタであり、トランジスタＰｌ。
ＭＯＳ集積回路を示し、図において、１〜６．１０．Ｐ
ｉ〜Ｐ３．Ｐ６、Ｎ１〜Ｎ３．Ｎ６は第２図に示す従来
例と同じであり、同様に接続されている。Ｐ４’、Ｐ５
’はそれぞれそのゲートが制御人力φ５に接続されたＰ
チャネルＭＯＳトランジスタ、Ｎ４’、Ｎ５’はそれぞ
れそのゲートが反転制御入力φ６に接続されたＮチャネ
ルＭＯＳ）ランジスタであり、トランジスタＰｌ。
Ｎ１のゲート入力間には、トランジスタＰ４′。
Ｎ５’が直列接続され、かつびトランジスタＰ５’Ｎ４
’が直列接続されている。２０は出力前段回路であり、
これはトランジスＰ２．Ｐ３．Ｐ４’。
’が直列接続されている。２０は出力前段回路であり、
これはトランジスＰ２．Ｐ３．Ｐ４’。
Ｐ５’、Ｎ２．Ｎ３．Ｎ４’、Ｎ５’により構成されて
いる。
いる。
次に動作について説明する。
従来と同様に、制御人力φ５が“Ｌ”、反転制御入力φ
６が“Ｈ”のとき、トランジスタＰ３およびＮ３はオフ
し、トランジスタＰ４’、Ｐ５’。
６が“Ｈ”のとき、トランジスタＰ３およびＮ３はオフ
し、トランジスタＰ４’、Ｐ５’。
Ｎ４’およびＮ５’はオンし、出力はイネーブル状態と
なる。従って、入力端子１力びＬ”の時、出力端子２に
は“Ｌ”が、入力端子１が“Ｈ”の時、出力端子２には
Ｈ”が現われ、また、制御人力φ５が“Ｈ”、反転制御
人力１６が“Ｌ”のとき、トランジスタＰ３およびＮ３
はオンし、トランジスタＰ４’、Ｐ５’、Ｎ４’および
Ｎ５’はオフする。従って、入力端子１の状態にがかね
らずトランジスタＰ１およびＮ１はオフして、出力端子
２は高インピーダンス状態となる。
なる。従って、入力端子１力びＬ”の時、出力端子２に
は“Ｌ”が、入力端子１が“Ｈ”の時、出力端子２には
Ｈ”が現われ、また、制御人力φ５が“Ｈ”、反転制御
人力１６が“Ｌ”のとき、トランジスタＰ３およびＮ３
はオンし、トランジスタＰ４’、Ｐ５’、Ｎ４’および
Ｎ５’はオフする。従って、入力端子１の状態にがかね
らずトランジスタＰ１およびＮ１はオフして、出力端子
２は高インピーダンス状態となる。
しかしながら本実施例回路は、第３図に示す（Ｉ）のタ
イミングでは、トランジスタＰ２．Ｎ３゜Ｎ４’、Ｎ５
’がオンし、Ｐ３．Ｐ４’、Ｐ５’。
イミングでは、トランジスタＰ２．Ｎ３゜Ｎ４’、Ｎ５
’がオンし、Ｐ３．Ｐ４’、Ｐ５’。
Ｎ２がオフし、（ＩＩ）のタイミングでは、トランジス
タＰ３．Ｐ４’、Ｐ５’、Ｎ２がオンし、トランジスタ
Ｐ２．Ｎ３．Ｎ４’Ｎ５’がオフするので、いずれのタ
イミングにおいても出力前段回路の電源とＧＮＤの間の
電流通路が遮断されることとなる。従って制御人力φ５
と反転制御入カフ６とが同じ電位レベルとなる（１）、
（ｎ）のタイミングにおいて、出力回路に貫通電流
が流れるのを防止でき、デバイスが発振するのを防止す
ることができる。
タＰ３．Ｐ４’、Ｐ５’、Ｎ２がオンし、トランジスタ
Ｐ２．Ｎ３．Ｎ４’Ｎ５’がオフするので、いずれのタ
イミングにおいても出力前段回路の電源とＧＮＤの間の
電流通路が遮断されることとなる。従って制御人力φ５
と反転制御入カフ６とが同じ電位レベルとなる（１）、
（ｎ）のタイミングにおいて、出力回路に貫通電流
が流れるのを防止でき、デバイスが発振するのを防止す
ることができる。
なお、上記実施例では、反転制御人力φのタイミングが
制御人力φより遅くなる場合について示したが、これは
逆に速くなる場合であってもよく、上記実施例と同様の
効果を奏する。
制御人力φより遅くなる場合について示したが、これは
逆に速くなる場合であってもよく、上記実施例と同様の
効果を奏する。
また、上記実施例では、相補型ＭＯＳ集積回路の場合に
ついて説明したが、本発明はＢｉ−０Ｍ０８回路にも適
用でき、上記実施例と同様の効果を奏する。
ついて説明したが、本発明はＢｉ−０Ｍ０８回路にも適
用でき、上記実施例と同様の効果を奏する。
以上のように、この発明の３ステート付和補型ＭＯＳ集
積回路によれば、出力前段回路のうち、出力回路のＰチ
ャネル、ＮチャネルＭＯＳ）ランジスタのゲート入力間
の回路を、制御信号が人力される第４のＰチャネルＭＯ
Ｓ）ランジスタと反転制御信号が入力される第５のＮチ
ャネルＭＯＳトランジスタとが直列接続されてなる第１
直列回路と、制御信号が入力される第５のＰチャネルＭ
ＯＳトランジスタと反転制御信号が入力される第４のＮ
チャネルＭＯＳ）ランジスタとが直列接続されてなる第
２直列回路とが並列接続されてなる並列回路としたので
、制御入力と反転制御入力とが同じ電位レベルとなるタ
イミングにおいても、出力前段回路に貫通電流が流れる
を防止でき、デバイスの発振を防止できる効果がある。
積回路によれば、出力前段回路のうち、出力回路のＰチ
ャネル、ＮチャネルＭＯＳ）ランジスタのゲート入力間
の回路を、制御信号が人力される第４のＰチャネルＭＯ
Ｓ）ランジスタと反転制御信号が入力される第５のＮチ
ャネルＭＯＳトランジスタとが直列接続されてなる第１
直列回路と、制御信号が入力される第５のＰチャネルＭ
ＯＳトランジスタと反転制御信号が入力される第４のＮ
チャネルＭＯＳ）ランジスタとが直列接続されてなる第
２直列回路とが並列接続されてなる並列回路としたので
、制御入力と反転制御入力とが同じ電位レベルとなるタ
イミングにおいても、出力前段回路に貫通電流が流れる
を防止でき、デバイスの発振を防止できる効果がある。
第１図はこの発明の一実施例による３ステート付相補型
ＭＯＳ集積回路を示す回路図、第２図は従来の３ステー
ト付相補型ＭＯＳ集積回路を示す回路図、第３図は上記
実施例および上記従来例のタイミングチャート図、第４
図（ａｌおよび偽）はそれぞれ第３図中（Ｉ）および（
ｎ）のタイミングにて上記従来例の出力前段回路でオン
しているトランジスタを抵抗で表わした等価回略図であ
る。 図において、１は入力端子（ＩＮ）、２は出力端子（Ｏ
ＵＴ） 、３は電源端子、４はＧＮＤ端子、５は制御人
力φ、６は反転制御入カフ、１０は出力回路、２０は出
力前段回路、Ｐｉ、Ｐ２．Ｐ３゜Ｐ４．Ｐ４’、Ｐ５’
、Ｐ６はＰチャネルＭＯＳトランジスタ、Ｎｌ、Ｎ２．
Ｎ３．Ｎ４．Ｎ４’。 Ｎ５’、Ｎ６はＮチャネルＭＯＳ）ランジスタである。 なお図中同一符号は同−又は相当部分を示す。
ＭＯＳ集積回路を示す回路図、第２図は従来の３ステー
ト付相補型ＭＯＳ集積回路を示す回路図、第３図は上記
実施例および上記従来例のタイミングチャート図、第４
図（ａｌおよび偽）はそれぞれ第３図中（Ｉ）および（
ｎ）のタイミングにて上記従来例の出力前段回路でオン
しているトランジスタを抵抗で表わした等価回略図であ
る。 図において、１は入力端子（ＩＮ）、２は出力端子（Ｏ
ＵＴ） 、３は電源端子、４はＧＮＤ端子、５は制御人
力φ、６は反転制御入カフ、１０は出力回路、２０は出
力前段回路、Ｐｉ、Ｐ２．Ｐ３゜Ｐ４．Ｐ４’、Ｐ５’
、Ｐ６はＰチャネルＭＯＳトランジスタ、Ｎｌ、Ｎ２．
Ｎ３．Ｎ４．Ｎ４’。 Ｎ５’、Ｎ６はＮチャネルＭＯＳ）ランジスタである。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）電源とアース間に、第１のＰチャネルＭＯＳトラ
ンジスタと第１のＮチャネルＭＯＳトランジスタとが直
列接続されてなる出力回路と、制御信号とその反転制御
信号と入力信号とに応じて、上記出力回路を駆動する出
力前段回路とを備えた３ステート付相補型ＭＯＳ集積回
路において、 上記出力前段回路は、 入力信号が入力される第２のＰチャネルＭＯＳトランジ
スタと反転制御信号が入力される第３のＰチャネルＭＯ
Ｓトランジスタとが並列接続されてなる第１並列回路と
、 制御信号が入力される第４のＰチャネルＭＯＳトランジ
スタと反転制御信号が入力される第５のＮチャネルＭＯ
Ｓトランジスタとが直列接続されてなる第１直列回路と
、制御信号が入力される第５のＰチャネルＭＯＳトラン
ジスタと反転制御信号が入力される第４のＮチャネルＭ
ＯＳトランジスタとが直列接続されてなる第２直列回路
とが並列接続されてなる第２並列回路と、 制御信号が入力される第３のＮチャネルＭＯＳトランジ
スタと入力信号が入力される第２のＮチャネルＭＯＳト
ランジスタとが並列接続されてなる第３並列回路とを備
え、 上記第１、第２、第３並列回路は電源とアース間に直列
接続され、上記第１、第２並列回路の接続点は上記第１
のＰチャネルＭＯＳトランジスタのゲートに接続され、
上記第２、第３並列回路の接続点は上記第１のＮチャネ
ルＭＯＳトランジスタのゲートに接続されていることを
特徴とする３ステート付相補型ＭＯＳ集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61272602A JPS63125017A (ja) | 1986-11-14 | 1986-11-14 | ３ステ−ト付相補型ｍｏｓ集積回路 |
| KR1019870009386A KR900005819B1 (ko) | 1986-11-14 | 1987-08-27 | 3스테이트 부설 상보형 mos집적회로 |
| US07/119,086 US4804867A (en) | 1986-11-14 | 1987-11-10 | Three-state complementary MOS integrated circuit |
| NLAANVRAGE8702720,A NL188672C (nl) | 1986-11-14 | 1987-11-13 | Drie-toestanden complementair mos-ic. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61272602A JPS63125017A (ja) | 1986-11-14 | 1986-11-14 | ３ステ−ト付相補型ｍｏｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63125017A true JPS63125017A (ja) | 1988-05-28 |
Family
ID=17516212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61272602A Pending JPS63125017A (ja) | 1986-11-14 | 1986-11-14 | ３ステ−ト付相補型ｍｏｓ集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4804867A (ja) |
| JP (1) | JPS63125017A (ja) |
| KR (1) | KR900005819B1 (ja) |
| NL (1) | NL188672C (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5208489A (en) * | 1986-09-03 | 1993-05-04 | Texas Instruments Incorporated | Multiple compound domino logic circuit |
| US4952818A (en) * | 1989-05-17 | 1990-08-28 | International Business Machines Corporation | Transmission line driver circuits |
| DE3930087A1 (de) * | 1989-09-09 | 1991-03-14 | Hoechst Ag | Positiv arbeitendes strahlungsempfindliches gemisch und daraus hergestelltes strahlungsempfindliches aufzeichnungsmaterial |
| US5153464A (en) * | 1990-12-14 | 1992-10-06 | Hewlett-Packard Company | Bicmos tri-state output buffer |
| US5155382A (en) * | 1992-02-07 | 1992-10-13 | Digital Equipment Corporation | Two-stage CMOS latch with single-wire clock |
| US5548229A (en) * | 1993-12-28 | 1996-08-20 | Matsushita Electric Industrial Co., Ltd. | Tri-state output buffer circuit |
| US5880606A (en) * | 1995-12-01 | 1999-03-09 | Lucent Technologies Inc. | Programmable driver circuit for multi-source buses |
| US5714892A (en) * | 1996-04-04 | 1998-02-03 | Analog Devices, Inc. | Three state logic input |
| US5977789A (en) * | 1997-08-27 | 1999-11-02 | Intel Corporation | Fast-switching logic gate |
| US6815984B1 (en) * | 2001-08-27 | 2004-11-09 | Cypress Semiconductor Corp. | Push/pull multiplexer bit |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4295062A (en) * | 1979-04-02 | 1981-10-13 | National Semiconductor Corporation | CMOS Schmitt trigger and oscillator |
| US4507649A (en) * | 1982-05-24 | 1985-03-26 | Rca Corporation | Flash A/D converter having reduced input loading |
| JPS5923915A (ja) * | 1982-07-30 | 1984-02-07 | Toshiba Corp | シユミツトトリガ回路 |
| JPS6048616A (ja) * | 1983-08-29 | 1985-03-16 | Nec Corp | 論理回路 |
| JPS60169220A (ja) * | 1984-02-13 | 1985-09-02 | Fujitsu Ltd | トライステ−ト出力回路 |
| JPS6121619A (ja) * | 1984-06-25 | 1986-01-30 | Fujitsu Ltd | 相補型３ステ−トｍｉｓゲ−ト回路 |
| JPS61145930A (ja) * | 1984-12-19 | 1986-07-03 | Mitsubishi Electric Corp | 相補型ｍｏｓトランジスタ出力回路 |
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