JPS61145930A - 相補型ｍｏｓトランジスタ出力回路 - Google Patents
相補型ｍｏｓトランジスタ出力回路Info
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- JPS61145930A JPS61145930A JP59270109A JP27010984A JPS61145930A JP S61145930 A JPS61145930 A JP S61145930A JP 59270109 A JP59270109 A JP 59270109A JP 27010984 A JP27010984 A JP 27010984A JP S61145930 A JPS61145930 A JP S61145930A
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- Japan
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- channel transistor
- transistor
- output
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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- Computer Hardware Design (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型ＭＯＳトランジスタを用いた出力回路に
関するものである。
関するものである。
従来、出力端子を高インピーダンスにすることができる
相補型ＭＯＳトランジスタ出力回路としては第２図に示
す出力回路が用いられていた。第２図において、２０は
入力端子、２１は入力端子２０の入力に応じた論理状態
を出力する出力端子、２２は入力される出力制御信号に
より入力端子２０の状態のいかんにかかわらず出力端子
２１を高インピーダンスにすることができる出力制御用
端子、２３は論理反転手段としてのインバータ、２４は
ＮＡＮＤゲート、２５はＮＯＲゲート、１ｐはソースが
電源にドレインが出力端子２１に接続された第１のＰチ
ャネルトランジスタ、１ｎはソースがアースにドレイン
が出力端子２１に接続された第１のＮチャネルトランジ
スタである。
相補型ＭＯＳトランジスタ出力回路としては第２図に示
す出力回路が用いられていた。第２図において、２０は
入力端子、２１は入力端子２０の入力に応じた論理状態
を出力する出力端子、２２は入力される出力制御信号に
より入力端子２０の状態のいかんにかかわらず出力端子
２１を高インピーダンスにすることができる出力制御用
端子、２３は論理反転手段としてのインバータ、２４は
ＮＡＮＤゲート、２５はＮＯＲゲート、１ｐはソースが
電源にドレインが出力端子２１に接続された第１のＰチ
ャネルトランジスタ、１ｎはソースがアースにドレイン
が出力端子２１に接続された第１のＮチャネルトランジ
スタである。
このように構成された回路の動作について説明する。ま
ず出力制御用端子２２が一理レベル「Ｌ」の場合につい
て説明する。入力端子２０の論理レベルがｒＬＪの場合
、ＮＯＲゲート２５の入力は２つ共論理レベルｒＬＪで
あるので、ＮＯＲゲート２５の出力は論理レベルｒＨＪ
となり、トランジスタＩｎはオンとなる。同じく入力端
子２０の論理レベルがｒＬＪの場合、ＮＡＮＤゲート２
４の入力は一方が論理レベル「Ｌ」、他方が論理レベル
ｒＨＪとなり、ＮＡＮＤゲート２４の出力は論理レベル
ｒＨＪとなり、トランジスタ１ｐはオフとなる。Ｎチャ
ネルトランジスタ１ｎがオン、Ｐチャネルトランジスタ
ミルがオフであるので、出力端子２１の論理レベルはｒ
ＬＪとなる。逆に入力端子２０の論理レベルがｒＨＪの
場合、出力端子２１の論理レベルはｒＨＪとなる。すな
わち、出力制御用端子２２が論理レベルｒＬＪの場合に
は、出力端子２１の論理レベルは入力端子２０と同じ論
理レベルとなる。
ず出力制御用端子２２が一理レベル「Ｌ」の場合につい
て説明する。入力端子２０の論理レベルがｒＬＪの場合
、ＮＯＲゲート２５の入力は２つ共論理レベルｒＬＪで
あるので、ＮＯＲゲート２５の出力は論理レベルｒＨＪ
となり、トランジスタＩｎはオンとなる。同じく入力端
子２０の論理レベルがｒＬＪの場合、ＮＡＮＤゲート２
４の入力は一方が論理レベル「Ｌ」、他方が論理レベル
ｒＨＪとなり、ＮＡＮＤゲート２４の出力は論理レベル
ｒＨＪとなり、トランジスタ１ｐはオフとなる。Ｎチャ
ネルトランジスタ１ｎがオン、Ｐチャネルトランジスタ
ミルがオフであるので、出力端子２１の論理レベルはｒ
ＬＪとなる。逆に入力端子２０の論理レベルがｒＨＪの
場合、出力端子２１の論理レベルはｒＨＪとなる。すな
わち、出力制御用端子２２が論理レベルｒＬＪの場合に
は、出力端子２１の論理レベルは入力端子２０と同じ論
理レベルとなる。
次に出力制御用端子２２の論理レベルがｒＨＪの場合に
ついて説明する。この場合、入力端子２０の状態にかか
わらず、ＮＡＮＤゲート２４の出力は論理レベルｒＨＪ
、ＮＯＲゲート２５の出力は論理レベルｒＬＪとなる
。この結果、Ｐチャネルトランジスタミル、Ｎチャネル
トランジスタ１ｎは共にオフとなり、出力端子２１は高
インピーダンスとなって入力端子２０からの信号の伝達
は禁止される。
ついて説明する。この場合、入力端子２０の状態にかか
わらず、ＮＡＮＤゲート２４の出力は論理レベルｒＨＪ
、ＮＯＲゲート２５の出力は論理レベルｒＬＪとなる
。この結果、Ｐチャネルトランジスタミル、Ｎチャネル
トランジスタ１ｎは共にオフとなり、出力端子２１は高
インピーダンスとなって入力端子２０からの信号の伝達
は禁止される。
第２図に示す従来の相補型ＭＯＳトランジスタ出力回路
の主要部分をトランジスタ単位で表わすと第３図に示す
ような回路になる。第３図において、１２ｐ、１３ｐ、
１４ｐ、１５ｐはＰチャネルトランジスタ、１２ｎ、１
３ｎ、１４ｎ、１５ｎはＮチャネルトランジスタであり
、１２ｐ、１３ｐ、１２ｎ、１３ｎはＮＡＮＤゲート２
４を構成し、１４ｐ、１５ｐ、１４ｎ、１５ｎはＮＯＲ
ゲート２５を構成する。出力制御用端子２２の反転出力
を得るためのインバータ２３を除く主要回路部分のトラ
ンジスタは、Ｐチャネルトランジスタｔｐ、ｔｚｐ〜１
５ｐ、ＮチャネルトランジスタＩｎ、１２ｎ−１５ｎの
計１０個も必要となる。
の主要部分をトランジスタ単位で表わすと第３図に示す
ような回路になる。第３図において、１２ｐ、１３ｐ、
１４ｐ、１５ｐはＰチャネルトランジスタ、１２ｎ、１
３ｎ、１４ｎ、１５ｎはＮチャネルトランジスタであり
、１２ｐ、１３ｐ、１２ｎ、１３ｎはＮＡＮＤゲート２
４を構成し、１４ｐ、１５ｐ、１４ｎ、１５ｎはＮＯＲ
ゲート２５を構成する。出力制御用端子２２の反転出力
を得るためのインバータ２３を除く主要回路部分のトラ
ンジスタは、Ｐチャネルトランジスタｔｐ、ｔｚｐ〜１
５ｐ、ＮチャネルトランジスタＩｎ、１２ｎ−１５ｎの
計１０個も必要となる。
またＮＡＮＤゲート２４およびＮＯＲゲート２５には、
それぞれ、１２ｎ、１３ｎおよび１４ｐ。
それぞれ、１２ｎ、１３ｎおよび１４ｐ。
１５ｐの直列接続のトランジスタがある。直列接続のト
ランジスタは電流駆動能力が低下するため、回路の動作
速度を低下させる。回路の動作速度を低下させないよう
にするには、直列接続のトランジスタのチャネル幅を大
きくしなければならず、とくに回路を集積回路で実現す
る場合、回路の占有面積が増大して好ましくない。
ランジスタは電流駆動能力が低下するため、回路の動作
速度を低下させる。回路の動作速度を低下させないよう
にするには、直列接続のトランジスタのチャネル幅を大
きくしなければならず、とくに回路を集積回路で実現す
る場合、回路の占有面積が増大して好ましくない。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、動作速度を低下させる直列接続
のトランジスタを用いず、回路規模すなわちトランジス
タ数を削減した回路構成とした相補型ＭＯＳトランジス
タ出力回路を提供することにある。
の目的とするところは、動作速度を低下させる直列接続
のトランジスタを用いず、回路規模すなわちトランジス
タ数を削減した回路構成とした相補型ＭＯＳトランジス
タ出力回路を提供することにある。
このような目的を達成するために本発明は、ソースが電
源にドレインが出力端子に接続された第１のＰチャネル
トランジスタと、ソースがアースにドレインが出力端子
に接続された第１のＮチャネルトランジスタと、ソース
が電源にドレインが第１のＰチャネルトランジスタのゲ
ートに接続された第２のＰチャネルトーランジスタと、
ソースがアースにドレインが第１のＮチャネルトランジ
スタのゲートに接続された第２のＮチャネルトランジス
タと、ソースが電源にドレインが第１のＰチャネルトラ
ンジスタのゲートにゲートが入力端子に接続された第３
のＰチャネルトランジスタと、ソースがアースにドレイ
ンが第１のＮチャネルトランジスタのゲートにゲートが
入力端子に接続された第３のＮチャネルトランジスタと
、ソースが第１のＰチャネルトランジスタのゲートにド
レインが第１のＮチャネルトランジスタのゲートに接続
された第４のＰチャネルトランジスタと、ソースが第１
のＮチャネルトランジスタのゲートにドレインが第１の
Ｐチャネルトランジスタのゲートに接続された第４のＮ
チャネルトランジスタとを設けるようにしたものである
。
源にドレインが出力端子に接続された第１のＰチャネル
トランジスタと、ソースがアースにドレインが出力端子
に接続された第１のＮチャネルトランジスタと、ソース
が電源にドレインが第１のＰチャネルトランジスタのゲ
ートに接続された第２のＰチャネルトーランジスタと、
ソースがアースにドレインが第１のＮチャネルトランジ
スタのゲートに接続された第２のＮチャネルトランジス
タと、ソースが電源にドレインが第１のＰチャネルトラ
ンジスタのゲートにゲートが入力端子に接続された第３
のＰチャネルトランジスタと、ソースがアースにドレイ
ンが第１のＮチャネルトランジスタのゲートにゲートが
入力端子に接続された第３のＮチャネルトランジスタと
、ソースが第１のＰチャネルトランジスタのゲートにド
レインが第１のＮチャネルトランジスタのゲートに接続
された第４のＰチャネルトランジスタと、ソースが第１
のＮチャネルトランジスタのゲートにドレインが第１の
Ｐチャネルトランジスタのゲートに接続された第４のＮ
チャネルトランジスタとを設けるようにしたものである
。
本発明においては、出力制御信号の制、御を受けるイン
バータにより、出力回路はゲート開あるいは出力が高イ
ンピーダンスのゲート開の状態になる。
バータにより、出力回路はゲート開あるいは出力が高イ
ンピーダンスのゲート開の状態になる。
本発明に係わる相補型ＭＯ５）ランジスタ出力回路の一
実施例を第１図に示す、第１図において、２ｐはソース
が電源にドレインがトランジスタ１ｐのゲートにゲート
がインバータ２３の出力側に接続された第２のＰチャネ
ルトランジスタ、２ｎはソースがアースにドレインがト
ランジスタＩｎのゲートにゲートがインバータ２３の入
力端に接続された第２のＮチャネルトランジスタ、３ｐ
はソースが電源にドレインがトランジスタ１ｐのゲート
にゲートが入力端子２０に接続された第３のＰチャネル
トランジスタ、３ｎはソースがアースにドレインがトラ
ンジスタＩｎのゲートにゲートが入力端子２０に接続さ
れた第３のＮチャネルトランジスタ、４ｐはソースがト
ランジスタ１ｐのゲートにドレインがトランジスタ１ｎ
のゲートにゲートがインバータ２３の入力側に接続され
た第４のＰチャネルトランジスタ、４ｎはソースがトラ
ンジスタ１ｎのゲートにドレインがトランジスタ１ｐの
ゲートにゲートがインバータ２３の出力側に接続された
第４のＮチャネルトランジスタである。第１図において
第２図と同一部分又は相当部分には同一符号が付しであ
る。本実施例はこのように構成されているので、回路の
動作速度を低下させる直列接続のトランジスタは無く、
かつ、トランジスタ数は８個で従来例の回路より少ない
。
実施例を第１図に示す、第１図において、２ｐはソース
が電源にドレインがトランジスタ１ｐのゲートにゲート
がインバータ２３の出力側に接続された第２のＰチャネ
ルトランジスタ、２ｎはソースがアースにドレインがト
ランジスタＩｎのゲートにゲートがインバータ２３の入
力端に接続された第２のＮチャネルトランジスタ、３ｐ
はソースが電源にドレインがトランジスタ１ｐのゲート
にゲートが入力端子２０に接続された第３のＰチャネル
トランジスタ、３ｎはソースがアースにドレインがトラ
ンジスタＩｎのゲートにゲートが入力端子２０に接続さ
れた第３のＮチャネルトランジスタ、４ｐはソースがト
ランジスタ１ｐのゲートにドレインがトランジスタ１ｎ
のゲートにゲートがインバータ２３の入力側に接続され
た第４のＰチャネルトランジスタ、４ｎはソースがトラ
ンジスタ１ｎのゲートにドレインがトランジスタ１ｐの
ゲートにゲートがインバータ２３の出力側に接続された
第４のＮチャネルトランジスタである。第１図において
第２図と同一部分又は相当部分には同一符号が付しであ
る。本実施例はこのように構成されているので、回路の
動作速度を低下させる直列接続のトランジスタは無く、
かつ、トランジスタ数は８個で従来例の回路より少ない
。
次に本実施例の動作について説明する。まず出力制御用
端子２２が論理レベルｒＬＪの場合について説明する。
端子２２が論理レベルｒＬＪの場合について説明する。
この場合、トランジスタ２ｎおよびトランジスタ２ｐは
オフであり、トランジスタ４ｐおよびトランジスタ４ｎ
はオンである。トランジスタ４ｐおよびトランジスタ４
ｎは相補型ＭＯＳトランジスタによるトランスミッショ
ンゲートを成す。トランジスタ４ｐおよびトランジスタ
４ｎがオンであるため、トランジスタ３ｐおよびトラン
ジスタ３ｎはドレインどうしが接続され、相補型ＭＯＳ
トランジスタによるインバータを形成する。またトラン
ジスタ１ｐおよびトランジスタ１ｎもゲートどうしが接
続されインバータを形成する。したがって、回路は入力
端子２０と出力端子２１との間にインバータが２段接続
された形となるので、出力端子２１に−は入力端子２０
の論理状態がそのまま現れる。
オフであり、トランジスタ４ｐおよびトランジスタ４ｎ
はオンである。トランジスタ４ｐおよびトランジスタ４
ｎは相補型ＭＯＳトランジスタによるトランスミッショ
ンゲートを成す。トランジスタ４ｐおよびトランジスタ
４ｎがオンであるため、トランジスタ３ｐおよびトラン
ジスタ３ｎはドレインどうしが接続され、相補型ＭＯＳ
トランジスタによるインバータを形成する。またトラン
ジスタ１ｐおよびトランジスタ１ｎもゲートどうしが接
続されインバータを形成する。したがって、回路は入力
端子２０と出力端子２１との間にインバータが２段接続
された形となるので、出力端子２１に−は入力端子２０
の論理状態がそのまま現れる。
次に出力制御用端子２２が論理レベルｒＨＪの場合につ
いて説明する。この場合、トランジスタ２ｐおよびトラ
ンジスタ２ｎはオンとなる。そうするとトランジスタ１
ｐおよびトランジスタ１ｎはゲート・ソース間が同電位
となりオフとなる。
いて説明する。この場合、トランジスタ２ｐおよびトラ
ンジスタ２ｎはオンとなる。そうするとトランジスタ１
ｐおよびトランジスタ１ｎはゲート・ソース間が同電位
となりオフとなる。
このときトランジスタ４ｐおよびトランジスタ４ｎから
成るトランスミッションゲートがオフしているのでトラ
ンジスタ３ｐおよびトランジスタ３ｎはインバータを構
成しないが、トランジスタ３ｐおよびトランジスタ３ｎ
の状態にかかわらず、トランジスタ２ｐおよびトランジ
スタ２ｎがオンであるため、トランジスタ１ｐおよびト
ランジスタ１ｎはオフのままである。このようにして出
力制御用端子２２の論理レベルがｒｌ（Ｊの場合、入力
端子２０から出力端子２１への信号の伝達は禁止され、
出力端子２１は高インピーダンス状態に保たれる。
成るトランスミッションゲートがオフしているのでトラ
ンジスタ３ｐおよびトランジスタ３ｎはインバータを構
成しないが、トランジスタ３ｐおよびトランジスタ３ｎ
の状態にかかわらず、トランジスタ２ｐおよびトランジ
スタ２ｎがオンであるため、トランジスタ１ｐおよびト
ランジスタ１ｎはオフのままである。このようにして出
力制御用端子２２の論理レベルがｒｌ（Ｊの場合、入力
端子２０から出力端子２１への信号の伝達は禁止され、
出力端子２１は高インピーダンス状態に保たれる。
他の実施例として、出力制御用端子２２をトランジスタ
２ｐ、トランジスタ４ｎのゲートから引き出し、インバ
ータ２３の入力と出力とを入れ換えて、出力制御用端子
２２が論理レベル「Ｌ」のとき出力端子２１を高インバ
ータ状態にするような変形例がある。
２ｐ、トランジスタ４ｎのゲートから引き出し、インバ
ータ２３の入力と出力とを入れ換えて、出力制御用端子
２２が論理レベル「Ｌ」のとき出力端子２１を高インバ
ータ状態にするような変形例がある。
以上説明したように本発明は、第１のＰチャネルトラン
ジスタおよび第１のＮチャネルトランジスタのゲート電
位を制御する第２のＰチャネルトランジスタと第２のＮ
チャネルトランジスタと、第３のＰチャネルトランジス
タと第３のＮチャネルトランジスタとのドレイン間の接
続を制御する第４のＰチャネルトランジスタと第４のＮ
チャネルトランジスタとを設けることにより、構成トラ
ンジスタを少なくするとともに直列接続のトランジスタ
をなくしたので、相補型ＭＯＳトランジスタ出力回路の
回路規模を減少でき、また動作速度を高速にできる効果
がある。
ジスタおよび第１のＮチャネルトランジスタのゲート電
位を制御する第２のＰチャネルトランジスタと第２のＮ
チャネルトランジスタと、第３のＰチャネルトランジス
タと第３のＮチャネルトランジスタとのドレイン間の接
続を制御する第４のＰチャネルトランジスタと第４のＮ
チャネルトランジスタとを設けることにより、構成トラ
ンジスタを少なくするとともに直列接続のトランジスタ
をなくしたので、相補型ＭＯＳトランジスタ出力回路の
回路規模を減少でき、また動作速度を高速にできる効果
がある。
第１図は本発明に係わる相補型ＭＯＳ）ランジスタ出力
回路の一実施例を示す回路図、第２図は従来の相補型Ｍ
ＯＳトランジスタ出力回路を示す回路図、第３図はその
詳細回路図である。 ｉｐ、２ｐ、３ｐ、４ｐ・・・・Ｐチャネルトランジス
タ、Ｉｎ、２ｎ、３ｎ、４ｎ−・・・Ｎチャネルトラン
ジスタ、２０・・・・入力端子、２１・・・・出力端子
、２２・・・・出力制御用端子、２３・・・・インバー
タ。
回路の一実施例を示す回路図、第２図は従来の相補型Ｍ
ＯＳトランジスタ出力回路を示す回路図、第３図はその
詳細回路図である。 ｉｐ、２ｐ、３ｐ、４ｐ・・・・Ｐチャネルトランジス
タ、Ｉｎ、２ｎ、３ｎ、４ｎ−・・・Ｎチャネルトラン
ジスタ、２０・・・・入力端子、２１・・・・出力端子
、２２・・・・出力制御用端子、２３・・・・インバー
タ。
Claims (1)
- 入力端子に入力された信号の出力端子への出力を出力制
御用端子に入力された出力制御信号により制御する相補
型ＭＯＳトランジスタ出力回路において、ソースが電源
にドレインが出力端子に接続された第１のＰチャネルト
ランジスタと、ソースがアースにドレインが出力端子に
接続された第１のＮチャネルトランジスタと、ソースが
電源にドレインが前記第１のＰチャネルトランジスタの
ゲートに接続された第２のＰチャネルトランジスタと、
ソースがアースにドレインが前記第１のＮチャネルトラ
ンジスタのゲートに接続された第２のＮチャネルトラン
ジスタと、ソースが電源にドレインが前記第１のＰチャ
ネルトランジスタのゲートにゲートが入力端子に接続さ
れた第３のＰチャネルトランジスタと、ソースがアース
にドレインが前記第１のＮチャネルトランジスタのゲー
トにゲートが入力端子に接続された第３のＮチャネルト
ランジスタと、ソースが前記第１のＰチャネルトランジ
スタのゲートにドレインが前記第１のＮチャネルトラン
ジスタのゲートにゲートが前記第２のＮチャネルトラン
ジスタのゲートに接続された第４のＰチャネルトランジ
スタと、ソースが前記第１のＮチャネルトランジスタの
ゲートにドレインが前記第１のＰチャネルトランジスタ
のゲートにゲートが前記第２のＰチャネルトランジスタ
のゲートに接続された第４のＮチャネルトランジスタと
、出力制御用端子に入力される信号に対して前記第２の
Ｐチャネルトランジスタのゲートと前記第２のＮチャネ
ルトランジスタのゲートに互いに逆の論理値を与えるた
めの論理反転手段とを備えたことを特徴とする相補型Ｍ
ＯＳトランジスタ出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270109A JPS61145930A (ja) | 1984-12-19 | 1984-12-19 | 相補型ｍｏｓトランジスタ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270109A JPS61145930A (ja) | 1984-12-19 | 1984-12-19 | 相補型ｍｏｓトランジスタ出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61145930A true JPS61145930A (ja) | 1986-07-03 |
Family
ID=17481659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59270109A Pending JPS61145930A (ja) | 1984-12-19 | 1984-12-19 | 相補型ｍｏｓトランジスタ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61145930A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8702720A (nl) * | 1986-11-14 | 1988-06-01 | Mitsubishi Electric Corp | Drie-toestanden complementair mos-ic. |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5575349A (en) * | 1978-12-01 | 1980-06-06 | Toshiba Corp | Cmos output control circuit |
| JPS55141825A (en) * | 1979-04-24 | 1980-11-06 | Fujitsu Ltd | Cmos output circuit |
-
1984
- 1984-12-19 JP JP59270109A patent/JPS61145930A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5575349A (en) * | 1978-12-01 | 1980-06-06 | Toshiba Corp | Cmos output control circuit |
| JPS55141825A (en) * | 1979-04-24 | 1980-11-06 | Fujitsu Ltd | Cmos output circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8702720A (nl) * | 1986-11-14 | 1988-06-01 | Mitsubishi Electric Corp | Drie-toestanden complementair mos-ic. |
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